Doxygen documentation template sample
Loading...
Searching...
No Matches
Macros
Peripheral_Registers_Bits_Definition
CMSIS » Stm32l053xx » Exported_constants

Macros

#define ADC_ISR_EOCAL_Pos   (11U)
 
#define ADC_ISR_EOCAL_Msk   (0x1UL << ADC_ISR_EOCAL_Pos)
 
#define ADC_ISR_EOCAL   ADC_ISR_EOCAL_Msk
 
#define ADC_ISR_AWD_Pos   (7U)
 
#define ADC_ISR_AWD_Msk   (0x1UL << ADC_ISR_AWD_Pos)
 
#define ADC_ISR_AWD   ADC_ISR_AWD_Msk
 
#define ADC_ISR_OVR_Pos   (4U)
 
#define ADC_ISR_OVR_Msk   (0x1UL << ADC_ISR_OVR_Pos)
 
#define ADC_ISR_OVR   ADC_ISR_OVR_Msk
 
#define ADC_ISR_EOSEQ_Pos   (3U)
 
#define ADC_ISR_EOSEQ_Msk   (0x1UL << ADC_ISR_EOSEQ_Pos)
 
#define ADC_ISR_EOSEQ   ADC_ISR_EOSEQ_Msk
 
#define ADC_ISR_EOC_Pos   (2U)
 
#define ADC_ISR_EOC_Msk   (0x1UL << ADC_ISR_EOC_Pos)
 
#define ADC_ISR_EOC   ADC_ISR_EOC_Msk
 
#define ADC_ISR_EOSMP_Pos   (1U)
 
#define ADC_ISR_EOSMP_Msk   (0x1UL << ADC_ISR_EOSMP_Pos)
 
#define ADC_ISR_EOSMP   ADC_ISR_EOSMP_Msk
 
#define ADC_ISR_ADRDY_Pos   (0U)
 
#define ADC_ISR_ADRDY_Msk   (0x1UL << ADC_ISR_ADRDY_Pos)
 
#define ADC_ISR_ADRDY   ADC_ISR_ADRDY_Msk
 
#define ADC_ISR_EOS   ADC_ISR_EOSEQ
 
#define ADC_IER_EOCALIE_Pos   (11U)
 
#define ADC_IER_EOCALIE_Msk   (0x1UL << ADC_IER_EOCALIE_Pos)
 
#define ADC_IER_EOCALIE   ADC_IER_EOCALIE_Msk
 
#define ADC_IER_AWDIE_Pos   (7U)
 
#define ADC_IER_AWDIE_Msk   (0x1UL << ADC_IER_AWDIE_Pos)
 
#define ADC_IER_AWDIE   ADC_IER_AWDIE_Msk
 
#define ADC_IER_OVRIE_Pos   (4U)
 
#define ADC_IER_OVRIE_Msk   (0x1UL << ADC_IER_OVRIE_Pos)
 
#define ADC_IER_OVRIE   ADC_IER_OVRIE_Msk
 
#define ADC_IER_EOSEQIE_Pos   (3U)
 
#define ADC_IER_EOSEQIE_Msk   (0x1UL << ADC_IER_EOSEQIE_Pos)
 
#define ADC_IER_EOSEQIE   ADC_IER_EOSEQIE_Msk
 
#define ADC_IER_EOCIE_Pos   (2U)
 
#define ADC_IER_EOCIE_Msk   (0x1UL << ADC_IER_EOCIE_Pos)
 
#define ADC_IER_EOCIE   ADC_IER_EOCIE_Msk
 
#define ADC_IER_EOSMPIE_Pos   (1U)
 
#define ADC_IER_EOSMPIE_Msk   (0x1UL << ADC_IER_EOSMPIE_Pos)
 
#define ADC_IER_EOSMPIE   ADC_IER_EOSMPIE_Msk
 
#define ADC_IER_ADRDYIE_Pos   (0U)
 
#define ADC_IER_ADRDYIE_Msk   (0x1UL << ADC_IER_ADRDYIE_Pos)
 
#define ADC_IER_ADRDYIE   ADC_IER_ADRDYIE_Msk
 
#define ADC_IER_EOSIE   ADC_IER_EOSEQIE
 
#define ADC_CR_ADCAL_Pos   (31U)
 
#define ADC_CR_ADCAL_Msk   (0x1UL << ADC_CR_ADCAL_Pos)
 
#define ADC_CR_ADCAL   ADC_CR_ADCAL_Msk
 
#define ADC_CR_ADVREGEN_Pos   (28U)
 
#define ADC_CR_ADVREGEN_Msk   (0x1UL << ADC_CR_ADVREGEN_Pos)
 
#define ADC_CR_ADVREGEN   ADC_CR_ADVREGEN_Msk
 
#define ADC_CR_ADSTP_Pos   (4U)
 
#define ADC_CR_ADSTP_Msk   (0x1UL << ADC_CR_ADSTP_Pos)
 
#define ADC_CR_ADSTP   ADC_CR_ADSTP_Msk
 
#define ADC_CR_ADSTART_Pos   (2U)
 
#define ADC_CR_ADSTART_Msk   (0x1UL << ADC_CR_ADSTART_Pos)
 
#define ADC_CR_ADSTART   ADC_CR_ADSTART_Msk
 
#define ADC_CR_ADDIS_Pos   (1U)
 
#define ADC_CR_ADDIS_Msk   (0x1UL << ADC_CR_ADDIS_Pos)
 
#define ADC_CR_ADDIS   ADC_CR_ADDIS_Msk
 
#define ADC_CR_ADEN_Pos   (0U)
 
#define ADC_CR_ADEN_Msk   (0x1UL << ADC_CR_ADEN_Pos)
 
#define ADC_CR_ADEN   ADC_CR_ADEN_Msk /*!< ADC enable control */ /*#### TBV */
 
#define ADC_CFGR1_AWDCH_Pos   (26U)
 
#define ADC_CFGR1_AWDCH_Msk   (0x1FUL << ADC_CFGR1_AWDCH_Pos)
 
#define ADC_CFGR1_AWDCH   ADC_CFGR1_AWDCH_Msk
 
#define ADC_CFGR1_AWDCH_0   (0x01UL << ADC_CFGR1_AWDCH_Pos)
 
#define ADC_CFGR1_AWDCH_1   (0x02UL << ADC_CFGR1_AWDCH_Pos)
 
#define ADC_CFGR1_AWDCH_2   (0x04UL << ADC_CFGR1_AWDCH_Pos)
 
#define ADC_CFGR1_AWDCH_3   (0x08UL << ADC_CFGR1_AWDCH_Pos)
 
#define ADC_CFGR1_AWDCH_4   (0x10UL << ADC_CFGR1_AWDCH_Pos)
 
#define ADC_CFGR1_AWDEN_Pos   (23U)
 
#define ADC_CFGR1_AWDEN_Msk   (0x1UL << ADC_CFGR1_AWDEN_Pos)
 
#define ADC_CFGR1_AWDEN   ADC_CFGR1_AWDEN_Msk
 
#define ADC_CFGR1_AWDSGL_Pos   (22U)
 
#define ADC_CFGR1_AWDSGL_Msk   (0x1UL << ADC_CFGR1_AWDSGL_Pos)
 
#define ADC_CFGR1_AWDSGL   ADC_CFGR1_AWDSGL_Msk
 
#define ADC_CFGR1_DISCEN_Pos   (16U)
 
#define ADC_CFGR1_DISCEN_Msk   (0x1UL << ADC_CFGR1_DISCEN_Pos)
 
#define ADC_CFGR1_DISCEN   ADC_CFGR1_DISCEN_Msk
 
#define ADC_CFGR1_AUTOFF_Pos   (15U)
 
#define ADC_CFGR1_AUTOFF_Msk   (0x1UL << ADC_CFGR1_AUTOFF_Pos)
 
#define ADC_CFGR1_AUTOFF   ADC_CFGR1_AUTOFF_Msk
 
#define ADC_CFGR1_WAIT_Pos   (14U)
 
#define ADC_CFGR1_WAIT_Msk   (0x1UL << ADC_CFGR1_WAIT_Pos)
 
#define ADC_CFGR1_WAIT   ADC_CFGR1_WAIT_Msk
 
#define ADC_CFGR1_CONT_Pos   (13U)
 
#define ADC_CFGR1_CONT_Msk   (0x1UL << ADC_CFGR1_CONT_Pos)
 
#define ADC_CFGR1_CONT   ADC_CFGR1_CONT_Msk
 
#define ADC_CFGR1_OVRMOD_Pos   (12U)
 
#define ADC_CFGR1_OVRMOD_Msk   (0x1UL << ADC_CFGR1_OVRMOD_Pos)
 
#define ADC_CFGR1_OVRMOD   ADC_CFGR1_OVRMOD_Msk
 
#define ADC_CFGR1_EXTEN_Pos   (10U)
 
#define ADC_CFGR1_EXTEN_Msk   (0x3UL << ADC_CFGR1_EXTEN_Pos)
 
#define ADC_CFGR1_EXTEN   ADC_CFGR1_EXTEN_Msk
 
#define ADC_CFGR1_EXTEN_0   (0x1UL << ADC_CFGR1_EXTEN_Pos)
 
#define ADC_CFGR1_EXTEN_1   (0x2UL << ADC_CFGR1_EXTEN_Pos)
 
#define ADC_CFGR1_EXTSEL_Pos   (6U)
 
#define ADC_CFGR1_EXTSEL_Msk   (0x7UL << ADC_CFGR1_EXTSEL_Pos)
 
#define ADC_CFGR1_EXTSEL   ADC_CFGR1_EXTSEL_Msk
 
#define ADC_CFGR1_EXTSEL_0   (0x1UL << ADC_CFGR1_EXTSEL_Pos)
 
#define ADC_CFGR1_EXTSEL_1   (0x2UL << ADC_CFGR1_EXTSEL_Pos)
 
#define ADC_CFGR1_EXTSEL_2   (0x4UL << ADC_CFGR1_EXTSEL_Pos)
 
#define ADC_CFGR1_ALIGN_Pos   (5U)
 
#define ADC_CFGR1_ALIGN_Msk   (0x1UL << ADC_CFGR1_ALIGN_Pos)
 
#define ADC_CFGR1_ALIGN   ADC_CFGR1_ALIGN_Msk
 
#define ADC_CFGR1_RES_Pos   (3U)
 
#define ADC_CFGR1_RES_Msk   (0x3UL << ADC_CFGR1_RES_Pos)
 
#define ADC_CFGR1_RES   ADC_CFGR1_RES_Msk
 
#define ADC_CFGR1_RES_0   (0x1UL << ADC_CFGR1_RES_Pos)
 
#define ADC_CFGR1_RES_1   (0x2UL << ADC_CFGR1_RES_Pos)
 
#define ADC_CFGR1_SCANDIR_Pos   (2U)
 
#define ADC_CFGR1_SCANDIR_Msk   (0x1UL << ADC_CFGR1_SCANDIR_Pos)
 
#define ADC_CFGR1_SCANDIR   ADC_CFGR1_SCANDIR_Msk
 
#define ADC_CFGR1_DMACFG_Pos   (1U)
 
#define ADC_CFGR1_DMACFG_Msk   (0x1UL << ADC_CFGR1_DMACFG_Pos)
 
#define ADC_CFGR1_DMACFG   ADC_CFGR1_DMACFG_Msk
 
#define ADC_CFGR1_DMAEN_Pos   (0U)
 
#define ADC_CFGR1_DMAEN_Msk   (0x1UL << ADC_CFGR1_DMAEN_Pos)
 
#define ADC_CFGR1_DMAEN   ADC_CFGR1_DMAEN_Msk
 
#define ADC_CFGR1_AUTDLY   ADC_CFGR1_WAIT
 
#define ADC_CFGR2_TOVS_Pos   (9U)
 
#define ADC_CFGR2_TOVS_Msk   (0x1UL << ADC_CFGR2_TOVS_Pos)
 
#define ADC_CFGR2_TOVS   ADC_CFGR2_TOVS_Msk
 
#define ADC_CFGR2_OVSS_Pos   (5U)
 
#define ADC_CFGR2_OVSS_Msk   (0xFUL << ADC_CFGR2_OVSS_Pos)
 
#define ADC_CFGR2_OVSS   ADC_CFGR2_OVSS_Msk
 
#define ADC_CFGR2_OVSS_0   (0x1UL << ADC_CFGR2_OVSS_Pos)
 
#define ADC_CFGR2_OVSS_1   (0x2UL << ADC_CFGR2_OVSS_Pos)
 
#define ADC_CFGR2_OVSS_2   (0x4UL << ADC_CFGR2_OVSS_Pos)
 
#define ADC_CFGR2_OVSS_3   (0x8UL << ADC_CFGR2_OVSS_Pos)
 
#define ADC_CFGR2_OVSR_Pos   (2U)
 
#define ADC_CFGR2_OVSR_Msk   (0x7UL << ADC_CFGR2_OVSR_Pos)
 
#define ADC_CFGR2_OVSR   ADC_CFGR2_OVSR_Msk
 
#define ADC_CFGR2_OVSR_0   (0x1UL << ADC_CFGR2_OVSR_Pos)
 
#define ADC_CFGR2_OVSR_1   (0x2UL << ADC_CFGR2_OVSR_Pos)
 
#define ADC_CFGR2_OVSR_2   (0x4UL << ADC_CFGR2_OVSR_Pos)
 
#define ADC_CFGR2_OVSE_Pos   (0U)
 
#define ADC_CFGR2_OVSE_Msk   (0x1UL << ADC_CFGR2_OVSE_Pos)
 
#define ADC_CFGR2_OVSE   ADC_CFGR2_OVSE_Msk
 
#define ADC_CFGR2_CKMODE_Pos   (30U)
 
#define ADC_CFGR2_CKMODE_Msk   (0x3UL << ADC_CFGR2_CKMODE_Pos)
 
#define ADC_CFGR2_CKMODE   ADC_CFGR2_CKMODE_Msk
 
#define ADC_CFGR2_CKMODE_0   (0x1UL << ADC_CFGR2_CKMODE_Pos)
 
#define ADC_CFGR2_CKMODE_1   (0x2UL << ADC_CFGR2_CKMODE_Pos)
 
#define ADC_SMPR_SMP_Pos   (0U)
 
#define ADC_SMPR_SMP_Msk   (0x7UL << ADC_SMPR_SMP_Pos)
 
#define ADC_SMPR_SMP   ADC_SMPR_SMP_Msk
 
#define ADC_SMPR_SMP_0   (0x1UL << ADC_SMPR_SMP_Pos)
 
#define ADC_SMPR_SMP_1   (0x2UL << ADC_SMPR_SMP_Pos)
 
#define ADC_SMPR_SMP_2   (0x4UL << ADC_SMPR_SMP_Pos)
 
#define ADC_SMPR_SMPR   ADC_SMPR_SMP
 
#define ADC_SMPR_SMPR_0   ADC_SMPR_SMP_0
 
#define ADC_SMPR_SMPR_1   ADC_SMPR_SMP_1
 
#define ADC_SMPR_SMPR_2   ADC_SMPR_SMP_2
 
#define ADC_TR_HT_Pos   (16U)
 
#define ADC_TR_HT_Msk   (0xFFFUL << ADC_TR_HT_Pos)
 
#define ADC_TR_HT   ADC_TR_HT_Msk
 
#define ADC_TR_LT_Pos   (0U)
 
#define ADC_TR_LT_Msk   (0xFFFUL << ADC_TR_LT_Pos)
 
#define ADC_TR_LT   ADC_TR_LT_Msk
 
#define ADC_CHSELR_CHSEL_Pos   (0U)
 
#define ADC_CHSELR_CHSEL_Msk   (0x7FFFFUL << ADC_CHSELR_CHSEL_Pos)
 
#define ADC_CHSELR_CHSEL   ADC_CHSELR_CHSEL_Msk
 
#define ADC_CHSELR_CHSEL18_Pos   (18U)
 
#define ADC_CHSELR_CHSEL18_Msk   (0x1UL << ADC_CHSELR_CHSEL18_Pos)
 
#define ADC_CHSELR_CHSEL18   ADC_CHSELR_CHSEL18_Msk
 
#define ADC_CHSELR_CHSEL17_Pos   (17U)
 
#define ADC_CHSELR_CHSEL17_Msk   (0x1UL << ADC_CHSELR_CHSEL17_Pos)
 
#define ADC_CHSELR_CHSEL17   ADC_CHSELR_CHSEL17_Msk
 
#define ADC_CHSELR_CHSEL16_Pos   (16U)
 
#define ADC_CHSELR_CHSEL16_Msk   (0x1UL << ADC_CHSELR_CHSEL16_Pos)
 
#define ADC_CHSELR_CHSEL16   ADC_CHSELR_CHSEL16_Msk
 
#define ADC_CHSELR_CHSEL15_Pos   (15U)
 
#define ADC_CHSELR_CHSEL15_Msk   (0x1UL << ADC_CHSELR_CHSEL15_Pos)
 
#define ADC_CHSELR_CHSEL15   ADC_CHSELR_CHSEL15_Msk
 
#define ADC_CHSELR_CHSEL14_Pos   (14U)
 
#define ADC_CHSELR_CHSEL14_Msk   (0x1UL << ADC_CHSELR_CHSEL14_Pos)
 
#define ADC_CHSELR_CHSEL14   ADC_CHSELR_CHSEL14_Msk
 
#define ADC_CHSELR_CHSEL13_Pos   (13U)
 
#define ADC_CHSELR_CHSEL13_Msk   (0x1UL << ADC_CHSELR_CHSEL13_Pos)
 
#define ADC_CHSELR_CHSEL13   ADC_CHSELR_CHSEL13_Msk
 
#define ADC_CHSELR_CHSEL12_Pos   (12U)
 
#define ADC_CHSELR_CHSEL12_Msk   (0x1UL << ADC_CHSELR_CHSEL12_Pos)
 
#define ADC_CHSELR_CHSEL12   ADC_CHSELR_CHSEL12_Msk
 
#define ADC_CHSELR_CHSEL11_Pos   (11U)
 
#define ADC_CHSELR_CHSEL11_Msk   (0x1UL << ADC_CHSELR_CHSEL11_Pos)
 
#define ADC_CHSELR_CHSEL11   ADC_CHSELR_CHSEL11_Msk
 
#define ADC_CHSELR_CHSEL10_Pos   (10U)
 
#define ADC_CHSELR_CHSEL10_Msk   (0x1UL << ADC_CHSELR_CHSEL10_Pos)
 
#define ADC_CHSELR_CHSEL10   ADC_CHSELR_CHSEL10_Msk
 
#define ADC_CHSELR_CHSEL9_Pos   (9U)
 
#define ADC_CHSELR_CHSEL9_Msk   (0x1UL << ADC_CHSELR_CHSEL9_Pos)
 
#define ADC_CHSELR_CHSEL9   ADC_CHSELR_CHSEL9_Msk
 
#define ADC_CHSELR_CHSEL8_Pos   (8U)
 
#define ADC_CHSELR_CHSEL8_Msk   (0x1UL << ADC_CHSELR_CHSEL8_Pos)
 
#define ADC_CHSELR_CHSEL8   ADC_CHSELR_CHSEL8_Msk
 
#define ADC_CHSELR_CHSEL7_Pos   (7U)
 
#define ADC_CHSELR_CHSEL7_Msk   (0x1UL << ADC_CHSELR_CHSEL7_Pos)
 
#define ADC_CHSELR_CHSEL7   ADC_CHSELR_CHSEL7_Msk
 
#define ADC_CHSELR_CHSEL6_Pos   (6U)
 
#define ADC_CHSELR_CHSEL6_Msk   (0x1UL << ADC_CHSELR_CHSEL6_Pos)
 
#define ADC_CHSELR_CHSEL6   ADC_CHSELR_CHSEL6_Msk
 
#define ADC_CHSELR_CHSEL5_Pos   (5U)
 
#define ADC_CHSELR_CHSEL5_Msk   (0x1UL << ADC_CHSELR_CHSEL5_Pos)
 
#define ADC_CHSELR_CHSEL5   ADC_CHSELR_CHSEL5_Msk
 
#define ADC_CHSELR_CHSEL4_Pos   (4U)
 
#define ADC_CHSELR_CHSEL4_Msk   (0x1UL << ADC_CHSELR_CHSEL4_Pos)
 
#define ADC_CHSELR_CHSEL4   ADC_CHSELR_CHSEL4_Msk
 
#define ADC_CHSELR_CHSEL3_Pos   (3U)
 
#define ADC_CHSELR_CHSEL3_Msk   (0x1UL << ADC_CHSELR_CHSEL3_Pos)
 
#define ADC_CHSELR_CHSEL3   ADC_CHSELR_CHSEL3_Msk
 
#define ADC_CHSELR_CHSEL2_Pos   (2U)
 
#define ADC_CHSELR_CHSEL2_Msk   (0x1UL << ADC_CHSELR_CHSEL2_Pos)
 
#define ADC_CHSELR_CHSEL2   ADC_CHSELR_CHSEL2_Msk
 
#define ADC_CHSELR_CHSEL1_Pos   (1U)
 
#define ADC_CHSELR_CHSEL1_Msk   (0x1UL << ADC_CHSELR_CHSEL1_Pos)
 
#define ADC_CHSELR_CHSEL1   ADC_CHSELR_CHSEL1_Msk
 
#define ADC_CHSELR_CHSEL0_Pos   (0U)
 
#define ADC_CHSELR_CHSEL0_Msk   (0x1UL << ADC_CHSELR_CHSEL0_Pos)
 
#define ADC_CHSELR_CHSEL0   ADC_CHSELR_CHSEL0_Msk
 
#define ADC_DR_DATA_Pos   (0U)
 
#define ADC_DR_DATA_Msk   (0xFFFFUL << ADC_DR_DATA_Pos)
 
#define ADC_DR_DATA   ADC_DR_DATA_Msk
 
#define ADC_CALFACT_CALFACT_Pos   (0U)
 
#define ADC_CALFACT_CALFACT_Msk   (0x7FUL << ADC_CALFACT_CALFACT_Pos)
 
#define ADC_CALFACT_CALFACT   ADC_CALFACT_CALFACT_Msk
 
#define ADC_CCR_LFMEN_Pos   (25U)
 
#define ADC_CCR_LFMEN_Msk   (0x1UL << ADC_CCR_LFMEN_Pos)
 
#define ADC_CCR_LFMEN   ADC_CCR_LFMEN_Msk
 
#define ADC_CCR_VLCDEN_Pos   (24U)
 
#define ADC_CCR_VLCDEN_Msk   (0x1UL << ADC_CCR_VLCDEN_Pos)
 
#define ADC_CCR_VLCDEN   ADC_CCR_VLCDEN_Msk
 
#define ADC_CCR_TSEN_Pos   (23U)
 
#define ADC_CCR_TSEN_Msk   (0x1UL << ADC_CCR_TSEN_Pos)
 
#define ADC_CCR_TSEN   ADC_CCR_TSEN_Msk
 
#define ADC_CCR_VREFEN_Pos   (22U)
 
#define ADC_CCR_VREFEN_Msk   (0x1UL << ADC_CCR_VREFEN_Pos)
 
#define ADC_CCR_VREFEN   ADC_CCR_VREFEN_Msk
 
#define ADC_CCR_PRESC_Pos   (18U)
 
#define ADC_CCR_PRESC_Msk   (0xFUL << ADC_CCR_PRESC_Pos)
 
#define ADC_CCR_PRESC   ADC_CCR_PRESC_Msk
 
#define ADC_CCR_PRESC_0   (0x1UL << ADC_CCR_PRESC_Pos)
 
#define ADC_CCR_PRESC_1   (0x2UL << ADC_CCR_PRESC_Pos)
 
#define ADC_CCR_PRESC_2   (0x4UL << ADC_CCR_PRESC_Pos)
 
#define ADC_CCR_PRESC_3   (0x8UL << ADC_CCR_PRESC_Pos)
 
#define COMP_CSR_COMP1EN_Pos   (0U)
 
#define COMP_CSR_COMP1EN_Msk   (0x1UL << COMP_CSR_COMP1EN_Pos)
 
#define COMP_CSR_COMP1EN   COMP_CSR_COMP1EN_Msk
 
#define COMP_CSR_COMP1INNSEL_Pos   (4U)
 
#define COMP_CSR_COMP1INNSEL_Msk   (0x3UL << COMP_CSR_COMP1INNSEL_Pos)
 
#define COMP_CSR_COMP1INNSEL   COMP_CSR_COMP1INNSEL_Msk
 
#define COMP_CSR_COMP1INNSEL_0   (0x1UL << COMP_CSR_COMP1INNSEL_Pos)
 
#define COMP_CSR_COMP1INNSEL_1   (0x2UL << COMP_CSR_COMP1INNSEL_Pos)
 
#define COMP_CSR_COMP1WM_Pos   (8U)
 
#define COMP_CSR_COMP1WM_Msk   (0x1UL << COMP_CSR_COMP1WM_Pos)
 
#define COMP_CSR_COMP1WM   COMP_CSR_COMP1WM_Msk
 
#define COMP_CSR_COMP1LPTIM1IN1_Pos   (12U)
 
#define COMP_CSR_COMP1LPTIM1IN1_Msk   (0x1UL << COMP_CSR_COMP1LPTIM1IN1_Pos)
 
#define COMP_CSR_COMP1LPTIM1IN1   COMP_CSR_COMP1LPTIM1IN1_Msk
 
#define COMP_CSR_COMP1POLARITY_Pos   (15U)
 
#define COMP_CSR_COMP1POLARITY_Msk   (0x1UL << COMP_CSR_COMP1POLARITY_Pos)
 
#define COMP_CSR_COMP1POLARITY   COMP_CSR_COMP1POLARITY_Msk
 
#define COMP_CSR_COMP1VALUE_Pos   (30U)
 
#define COMP_CSR_COMP1VALUE_Msk   (0x1UL << COMP_CSR_COMP1VALUE_Pos)
 
#define COMP_CSR_COMP1VALUE   COMP_CSR_COMP1VALUE_Msk
 
#define COMP_CSR_COMP1LOCK_Pos   (31U)
 
#define COMP_CSR_COMP1LOCK_Msk   (0x1UL << COMP_CSR_COMP1LOCK_Pos)
 
#define COMP_CSR_COMP1LOCK   COMP_CSR_COMP1LOCK_Msk
 
#define COMP_CSR_COMP2EN_Pos   (0U)
 
#define COMP_CSR_COMP2EN_Msk   (0x1UL << COMP_CSR_COMP2EN_Pos)
 
#define COMP_CSR_COMP2EN   COMP_CSR_COMP2EN_Msk
 
#define COMP_CSR_COMP2SPEED_Pos   (3U)
 
#define COMP_CSR_COMP2SPEED_Msk   (0x1UL << COMP_CSR_COMP2SPEED_Pos)
 
#define COMP_CSR_COMP2SPEED   COMP_CSR_COMP2SPEED_Msk
 
#define COMP_CSR_COMP2INNSEL_Pos   (4U)
 
#define COMP_CSR_COMP2INNSEL_Msk   (0x7UL << COMP_CSR_COMP2INNSEL_Pos)
 
#define COMP_CSR_COMP2INNSEL   COMP_CSR_COMP2INNSEL_Msk
 
#define COMP_CSR_COMP2INNSEL_0   (0x1UL << COMP_CSR_COMP2INNSEL_Pos)
 
#define COMP_CSR_COMP2INNSEL_1   (0x2UL << COMP_CSR_COMP2INNSEL_Pos)
 
#define COMP_CSR_COMP2INNSEL_2   (0x4UL << COMP_CSR_COMP2INNSEL_Pos)
 
#define COMP_CSR_COMP2INPSEL_Pos   (8U)
 
#define COMP_CSR_COMP2INPSEL_Msk   (0x7UL << COMP_CSR_COMP2INPSEL_Pos)
 
#define COMP_CSR_COMP2INPSEL   COMP_CSR_COMP2INPSEL_Msk
 
#define COMP_CSR_COMP2INPSEL_0   (0x1UL << COMP_CSR_COMP2INPSEL_Pos)
 
#define COMP_CSR_COMP2INPSEL_1   (0x2UL << COMP_CSR_COMP2INPSEL_Pos)
 
#define COMP_CSR_COMP2INPSEL_2   (0x4UL << COMP_CSR_COMP2INPSEL_Pos)
 
#define COMP_CSR_COMP2LPTIM1IN2_Pos   (12U)
 
#define COMP_CSR_COMP2LPTIM1IN2_Msk   (0x1UL << COMP_CSR_COMP2LPTIM1IN2_Pos)
 
#define COMP_CSR_COMP2LPTIM1IN2   COMP_CSR_COMP2LPTIM1IN2_Msk
 
#define COMP_CSR_COMP2LPTIM1IN1_Pos   (13U)
 
#define COMP_CSR_COMP2LPTIM1IN1_Msk   (0x1UL << COMP_CSR_COMP2LPTIM1IN1_Pos)
 
#define COMP_CSR_COMP2LPTIM1IN1   COMP_CSR_COMP2LPTIM1IN1_Msk
 
#define COMP_CSR_COMP2POLARITY_Pos   (15U)
 
#define COMP_CSR_COMP2POLARITY_Msk   (0x1UL << COMP_CSR_COMP2POLARITY_Pos)
 
#define COMP_CSR_COMP2POLARITY   COMP_CSR_COMP2POLARITY_Msk
 
#define COMP_CSR_COMP2VALUE_Pos   (30U)
 
#define COMP_CSR_COMP2VALUE_Msk   (0x1UL << COMP_CSR_COMP2VALUE_Pos)
 
#define COMP_CSR_COMP2VALUE   COMP_CSR_COMP2VALUE_Msk
 
#define COMP_CSR_COMP2LOCK_Pos   (31U)
 
#define COMP_CSR_COMP2LOCK_Msk   (0x1UL << COMP_CSR_COMP2LOCK_Pos)
 
#define COMP_CSR_COMP2LOCK   COMP_CSR_COMP2LOCK_Msk
 
#define COMP_CSR_COMPxEN_Pos   (0U)
 
#define COMP_CSR_COMPxEN_Msk   (0x1UL << COMP_CSR_COMPxEN_Pos)
 
#define COMP_CSR_COMPxEN   COMP_CSR_COMPxEN_Msk
 
#define COMP_CSR_COMPxPOLARITY_Pos   (15U)
 
#define COMP_CSR_COMPxPOLARITY_Msk   (0x1UL << COMP_CSR_COMPxPOLARITY_Pos)
 
#define COMP_CSR_COMPxPOLARITY   COMP_CSR_COMPxPOLARITY_Msk
 
#define COMP_CSR_COMPxOUTVALUE_Pos   (30U)
 
#define COMP_CSR_COMPxOUTVALUE_Msk   (0x1UL << COMP_CSR_COMPxOUTVALUE_Pos)
 
#define COMP_CSR_COMPxOUTVALUE   COMP_CSR_COMPxOUTVALUE_Msk
 
#define COMP_CSR_COMPxLOCK_Pos   (31U)
 
#define COMP_CSR_COMPxLOCK_Msk   (0x1UL << COMP_CSR_COMPxLOCK_Pos)
 
#define COMP_CSR_COMPxLOCK   COMP_CSR_COMPxLOCK_Msk
 
#define COMP_CSR_WINMODE   COMP_CSR_COMP1WM
 
#define CRC_DR_DR_Pos   (0U)
 
#define CRC_DR_DR_Msk   (0xFFFFFFFFUL << CRC_DR_DR_Pos)
 
#define CRC_DR_DR   CRC_DR_DR_Msk
 
#define CRC_IDR_IDR   (0xFFU)
 
#define CRC_CR_RESET_Pos   (0U)
 
#define CRC_CR_RESET_Msk   (0x1UL << CRC_CR_RESET_Pos)
 
#define CRC_CR_RESET   CRC_CR_RESET_Msk
 
#define CRC_CR_POLYSIZE_Pos   (3U)
 
#define CRC_CR_POLYSIZE_Msk   (0x3UL << CRC_CR_POLYSIZE_Pos)
 
#define CRC_CR_POLYSIZE   CRC_CR_POLYSIZE_Msk
 
#define CRC_CR_POLYSIZE_0   (0x1UL << CRC_CR_POLYSIZE_Pos)
 
#define CRC_CR_POLYSIZE_1   (0x2UL << CRC_CR_POLYSIZE_Pos)
 
#define CRC_CR_REV_IN_Pos   (5U)
 
#define CRC_CR_REV_IN_Msk   (0x3UL << CRC_CR_REV_IN_Pos)
 
#define CRC_CR_REV_IN   CRC_CR_REV_IN_Msk
 
#define CRC_CR_REV_IN_0   (0x1UL << CRC_CR_REV_IN_Pos)
 
#define CRC_CR_REV_IN_1   (0x2UL << CRC_CR_REV_IN_Pos)
 
#define CRC_CR_REV_OUT_Pos   (7U)
 
#define CRC_CR_REV_OUT_Msk   (0x1UL << CRC_CR_REV_OUT_Pos)
 
#define CRC_CR_REV_OUT   CRC_CR_REV_OUT_Msk
 
#define CRC_INIT_INIT_Pos   (0U)
 
#define CRC_INIT_INIT_Msk   (0xFFFFFFFFUL << CRC_INIT_INIT_Pos)
 
#define CRC_INIT_INIT   CRC_INIT_INIT_Msk
 
#define CRC_POL_POL_Pos   (0U)
 
#define CRC_POL_POL_Msk   (0xFFFFFFFFUL << CRC_POL_POL_Pos)
 
#define CRC_POL_POL   CRC_POL_POL_Msk
 
#define CRS_CR_SYNCOKIE_Pos   (0U)
 
#define CRS_CR_SYNCOKIE_Msk   (0x1UL << CRS_CR_SYNCOKIE_Pos)
 
#define CRS_CR_SYNCOKIE   CRS_CR_SYNCOKIE_Msk /* SYNC event OK interrupt enable */
 
#define CRS_CR_SYNCWARNIE_Pos   (1U)
 
#define CRS_CR_SYNCWARNIE_Msk   (0x1UL << CRS_CR_SYNCWARNIE_Pos)
 
#define CRS_CR_SYNCWARNIE   CRS_CR_SYNCWARNIE_Msk /* SYNC warning interrupt enable */
 
#define CRS_CR_ERRIE_Pos   (2U)
 
#define CRS_CR_ERRIE_Msk   (0x1UL << CRS_CR_ERRIE_Pos)
 
#define CRS_CR_ERRIE   CRS_CR_ERRIE_Msk /* SYNC error interrupt enable */
 
#define CRS_CR_ESYNCIE_Pos   (3U)
 
#define CRS_CR_ESYNCIE_Msk   (0x1UL << CRS_CR_ESYNCIE_Pos)
 
#define CRS_CR_ESYNCIE   CRS_CR_ESYNCIE_Msk /* Expected SYNC(ESYNCF) interrupt Enable*/
 
#define CRS_CR_CEN_Pos   (5U)
 
#define CRS_CR_CEN_Msk   (0x1UL << CRS_CR_CEN_Pos)
 
#define CRS_CR_CEN   CRS_CR_CEN_Msk /* Frequency error counter enable */
 
#define CRS_CR_AUTOTRIMEN_Pos   (6U)
 
#define CRS_CR_AUTOTRIMEN_Msk   (0x1UL << CRS_CR_AUTOTRIMEN_Pos)
 
#define CRS_CR_AUTOTRIMEN   CRS_CR_AUTOTRIMEN_Msk /* Automatic trimming enable */
 
#define CRS_CR_SWSYNC_Pos   (7U)
 
#define CRS_CR_SWSYNC_Msk   (0x1UL << CRS_CR_SWSYNC_Pos)
 
#define CRS_CR_SWSYNC   CRS_CR_SWSYNC_Msk /* A Software SYNC event is generated */
 
#define CRS_CR_TRIM_Pos   (8U)
 
#define CRS_CR_TRIM_Msk   (0x3FUL << CRS_CR_TRIM_Pos)
 
#define CRS_CR_TRIM   CRS_CR_TRIM_Msk /* HSI48 oscillator smooth trimming */
 
#define CRS_CFGR_RELOAD_Pos   (0U)
 
#define CRS_CFGR_RELOAD_Msk   (0xFFFFUL << CRS_CFGR_RELOAD_Pos)
 
#define CRS_CFGR_RELOAD   CRS_CFGR_RELOAD_Msk /* Counter reload value */
 
#define CRS_CFGR_FELIM_Pos   (16U)
 
#define CRS_CFGR_FELIM_Msk   (0xFFUL << CRS_CFGR_FELIM_Pos)
 
#define CRS_CFGR_FELIM   CRS_CFGR_FELIM_Msk /* Frequency error limit */
 
#define CRS_CFGR_SYNCDIV_Pos   (24U)
 
#define CRS_CFGR_SYNCDIV_Msk   (0x7UL << CRS_CFGR_SYNCDIV_Pos)
 
#define CRS_CFGR_SYNCDIV   CRS_CFGR_SYNCDIV_Msk /* SYNC divider */
 
#define CRS_CFGR_SYNCDIV_0   (0x1UL << CRS_CFGR_SYNCDIV_Pos)
 
#define CRS_CFGR_SYNCDIV_1   (0x2UL << CRS_CFGR_SYNCDIV_Pos)
 
#define CRS_CFGR_SYNCDIV_2   (0x4UL << CRS_CFGR_SYNCDIV_Pos)
 
#define CRS_CFGR_SYNCSRC_Pos   (28U)
 
#define CRS_CFGR_SYNCSRC_Msk   (0x3UL << CRS_CFGR_SYNCSRC_Pos)
 
#define CRS_CFGR_SYNCSRC   CRS_CFGR_SYNCSRC_Msk /* SYNC signal source selection */
 
#define CRS_CFGR_SYNCSRC_0   (0x1UL << CRS_CFGR_SYNCSRC_Pos)
 
#define CRS_CFGR_SYNCSRC_1   (0x2UL << CRS_CFGR_SYNCSRC_Pos)
 
#define CRS_CFGR_SYNCPOL_Pos   (31U)
 
#define CRS_CFGR_SYNCPOL_Msk   (0x1UL << CRS_CFGR_SYNCPOL_Pos)
 
#define CRS_CFGR_SYNCPOL   CRS_CFGR_SYNCPOL_Msk /* SYNC polarity selection */
 
#define CRS_ISR_SYNCOKF_Pos   (0U)
 
#define CRS_ISR_SYNCOKF_Msk   (0x1UL << CRS_ISR_SYNCOKF_Pos)
 
#define CRS_ISR_SYNCOKF   CRS_ISR_SYNCOKF_Msk /* SYNC event OK flag */
 
#define CRS_ISR_SYNCWARNF_Pos   (1U)
 
#define CRS_ISR_SYNCWARNF_Msk   (0x1UL << CRS_ISR_SYNCWARNF_Pos)
 
#define CRS_ISR_SYNCWARNF   CRS_ISR_SYNCWARNF_Msk /* SYNC warning */
 
#define CRS_ISR_ERRF_Pos   (2U)
 
#define CRS_ISR_ERRF_Msk   (0x1UL << CRS_ISR_ERRF_Pos)
 
#define CRS_ISR_ERRF   CRS_ISR_ERRF_Msk /* SYNC error flag */
 
#define CRS_ISR_ESYNCF_Pos   (3U)
 
#define CRS_ISR_ESYNCF_Msk   (0x1UL << CRS_ISR_ESYNCF_Pos)
 
#define CRS_ISR_ESYNCF   CRS_ISR_ESYNCF_Msk /* Expected SYNC flag */
 
#define CRS_ISR_SYNCERR_Pos   (8U)
 
#define CRS_ISR_SYNCERR_Msk   (0x1UL << CRS_ISR_SYNCERR_Pos)
 
#define CRS_ISR_SYNCERR   CRS_ISR_SYNCERR_Msk /* SYNC error */
 
#define CRS_ISR_SYNCMISS_Pos   (9U)
 
#define CRS_ISR_SYNCMISS_Msk   (0x1UL << CRS_ISR_SYNCMISS_Pos)
 
#define CRS_ISR_SYNCMISS   CRS_ISR_SYNCMISS_Msk /* SYNC missed */
 
#define CRS_ISR_TRIMOVF_Pos   (10U)
 
#define CRS_ISR_TRIMOVF_Msk   (0x1UL << CRS_ISR_TRIMOVF_Pos)
 
#define CRS_ISR_TRIMOVF   CRS_ISR_TRIMOVF_Msk /* Trimming overflow or underflow */
 
#define CRS_ISR_FEDIR_Pos   (15U)
 
#define CRS_ISR_FEDIR_Msk   (0x1UL << CRS_ISR_FEDIR_Pos)
 
#define CRS_ISR_FEDIR   CRS_ISR_FEDIR_Msk /* Frequency error direction */
 
#define CRS_ISR_FECAP_Pos   (16U)
 
#define CRS_ISR_FECAP_Msk   (0xFFFFUL << CRS_ISR_FECAP_Pos)
 
#define CRS_ISR_FECAP   CRS_ISR_FECAP_Msk /* Frequency error capture */
 
#define CRS_ICR_SYNCOKC_Pos   (0U)
 
#define CRS_ICR_SYNCOKC_Msk   (0x1UL << CRS_ICR_SYNCOKC_Pos)
 
#define CRS_ICR_SYNCOKC   CRS_ICR_SYNCOKC_Msk /* SYNC event OK clear flag */
 
#define CRS_ICR_SYNCWARNC_Pos   (1U)
 
#define CRS_ICR_SYNCWARNC_Msk   (0x1UL << CRS_ICR_SYNCWARNC_Pos)
 
#define CRS_ICR_SYNCWARNC   CRS_ICR_SYNCWARNC_Msk /* SYNC warning clear flag */
 
#define CRS_ICR_ERRC_Pos   (2U)
 
#define CRS_ICR_ERRC_Msk   (0x1UL << CRS_ICR_ERRC_Pos)
 
#define CRS_ICR_ERRC   CRS_ICR_ERRC_Msk /* Error clear flag */
 
#define CRS_ICR_ESYNCC_Pos   (3U)
 
#define CRS_ICR_ESYNCC_Msk   (0x1UL << CRS_ICR_ESYNCC_Pos)
 
#define CRS_ICR_ESYNCC   CRS_ICR_ESYNCC_Msk /* Expected SYNC clear flag */
 
#define DAC_CR_EN1_Pos   (0U)
 
#define DAC_CR_EN1_Msk   (0x1UL << DAC_CR_EN1_Pos)
 
#define DAC_CR_EN1   DAC_CR_EN1_Msk
 
#define DAC_CR_BOFF1_Pos   (1U)
 
#define DAC_CR_BOFF1_Msk   (0x1UL << DAC_CR_BOFF1_Pos)
 
#define DAC_CR_BOFF1   DAC_CR_BOFF1_Msk
 
#define DAC_CR_TEN1_Pos   (2U)
 
#define DAC_CR_TEN1_Msk   (0x1UL << DAC_CR_TEN1_Pos)
 
#define DAC_CR_TEN1   DAC_CR_TEN1_Msk
 
#define DAC_CR_TSEL1_Pos   (3U)
 
#define DAC_CR_TSEL1_Msk   (0x7UL << DAC_CR_TSEL1_Pos)
 
#define DAC_CR_TSEL1   DAC_CR_TSEL1_Msk
 
#define DAC_CR_TSEL1_0   (0x1UL << DAC_CR_TSEL1_Pos)
 
#define DAC_CR_TSEL1_1   (0x2UL << DAC_CR_TSEL1_Pos)
 
#define DAC_CR_TSEL1_2   (0x4UL << DAC_CR_TSEL1_Pos)
 
#define DAC_CR_WAVE1_Pos   (6U)
 
#define DAC_CR_WAVE1_Msk   (0x3UL << DAC_CR_WAVE1_Pos)
 
#define DAC_CR_WAVE1   DAC_CR_WAVE1_Msk
 
#define DAC_CR_WAVE1_0   (0x1UL << DAC_CR_WAVE1_Pos)
 
#define DAC_CR_WAVE1_1   (0x2UL << DAC_CR_WAVE1_Pos)
 
#define DAC_CR_MAMP1_Pos   (8U)
 
#define DAC_CR_MAMP1_Msk   (0xFUL << DAC_CR_MAMP1_Pos)
 
#define DAC_CR_MAMP1   DAC_CR_MAMP1_Msk
 
#define DAC_CR_MAMP1_0   (0x1UL << DAC_CR_MAMP1_Pos)
 
#define DAC_CR_MAMP1_1   (0x2UL << DAC_CR_MAMP1_Pos)
 
#define DAC_CR_MAMP1_2   (0x4UL << DAC_CR_MAMP1_Pos)
 
#define DAC_CR_MAMP1_3   (0x8UL << DAC_CR_MAMP1_Pos)
 
#define DAC_CR_DMAEN1_Pos   (12U)
 
#define DAC_CR_DMAEN1_Msk   (0x1UL << DAC_CR_DMAEN1_Pos)
 
#define DAC_CR_DMAEN1   DAC_CR_DMAEN1_Msk
 
#define DAC_CR_DMAUDRIE1_Pos   (13U)
 
#define DAC_CR_DMAUDRIE1_Msk   (0x1UL << DAC_CR_DMAUDRIE1_Pos)
 
#define DAC_CR_DMAUDRIE1   DAC_CR_DMAUDRIE1_Msk
 
#define DAC_SWTRIGR_SWTRIG1_Pos   (0U)
 
#define DAC_SWTRIGR_SWTRIG1_Msk   (0x1UL << DAC_SWTRIGR_SWTRIG1_Pos)
 
#define DAC_SWTRIGR_SWTRIG1   DAC_SWTRIGR_SWTRIG1_Msk
 
#define DAC_DHR12R1_DACC1DHR_Pos   (0U)
 
#define DAC_DHR12R1_DACC1DHR_Msk   (0xFFFUL << DAC_DHR12R1_DACC1DHR_Pos)
 
#define DAC_DHR12R1_DACC1DHR   DAC_DHR12R1_DACC1DHR_Msk
 
#define DAC_DHR12L1_DACC1DHR_Pos   (4U)
 
#define DAC_DHR12L1_DACC1DHR_Msk   (0xFFFUL << DAC_DHR12L1_DACC1DHR_Pos)
 
#define DAC_DHR12L1_DACC1DHR   DAC_DHR12L1_DACC1DHR_Msk
 
#define DAC_DHR8R1_DACC1DHR_Pos   (0U)
 
#define DAC_DHR8R1_DACC1DHR_Msk   (0xFFUL << DAC_DHR8R1_DACC1DHR_Pos)
 
#define DAC_DHR8R1_DACC1DHR   DAC_DHR8R1_DACC1DHR_Msk
 
#define DAC_DOR1_DACC1DOR_Pos   (0U)
 
#define DAC_DOR1_DACC1DOR_Msk   (0xFFFUL << DAC_DOR1_DACC1DOR_Pos)
 
#define DAC_DOR1_DACC1DOR   DAC_DOR1_DACC1DOR_Msk
 
#define DAC_SR_DMAUDR1_Pos   (13U)
 
#define DAC_SR_DMAUDR1_Msk   (0x1UL << DAC_SR_DMAUDR1_Pos)
 
#define DAC_SR_DMAUDR1   DAC_SR_DMAUDR1_Msk
 
#define DBGMCU_IDCODE_DEV_ID_Pos   (0U)
 
#define DBGMCU_IDCODE_DEV_ID_Msk   (0xFFFUL << DBGMCU_IDCODE_DEV_ID_Pos)
 
#define DBGMCU_IDCODE_DEV_ID   DBGMCU_IDCODE_DEV_ID_Msk
 
#define DBGMCU_IDCODE_REV_ID_Pos   (16U)
 
#define DBGMCU_IDCODE_REV_ID_Msk   (0xFFFFUL << DBGMCU_IDCODE_REV_ID_Pos)
 
#define DBGMCU_IDCODE_REV_ID   DBGMCU_IDCODE_REV_ID_Msk
 
#define DBGMCU_IDCODE_REV_ID_0   (0x0001UL << DBGMCU_IDCODE_REV_ID_Pos)
 
#define DBGMCU_IDCODE_REV_ID_1   (0x0002UL << DBGMCU_IDCODE_REV_ID_Pos)
 
#define DBGMCU_IDCODE_REV_ID_2   (0x0004UL << DBGMCU_IDCODE_REV_ID_Pos)
 
#define DBGMCU_IDCODE_REV_ID_3   (0x0008UL << DBGMCU_IDCODE_REV_ID_Pos)
 
#define DBGMCU_IDCODE_REV_ID_4   (0x0010UL << DBGMCU_IDCODE_REV_ID_Pos)
 
#define DBGMCU_IDCODE_REV_ID_5   (0x0020UL << DBGMCU_IDCODE_REV_ID_Pos)
 
#define DBGMCU_IDCODE_REV_ID_6   (0x0040UL << DBGMCU_IDCODE_REV_ID_Pos)
 
#define DBGMCU_IDCODE_REV_ID_7   (0x0080UL << DBGMCU_IDCODE_REV_ID_Pos)
 
#define DBGMCU_IDCODE_REV_ID_8   (0x0100UL << DBGMCU_IDCODE_REV_ID_Pos)
 
#define DBGMCU_IDCODE_REV_ID_9   (0x0200UL << DBGMCU_IDCODE_REV_ID_Pos)
 
#define DBGMCU_IDCODE_REV_ID_10   (0x0400UL << DBGMCU_IDCODE_REV_ID_Pos)
 
#define DBGMCU_IDCODE_REV_ID_11   (0x0800UL << DBGMCU_IDCODE_REV_ID_Pos)
 
#define DBGMCU_IDCODE_REV_ID_12   (0x1000UL << DBGMCU_IDCODE_REV_ID_Pos)
 
#define DBGMCU_IDCODE_REV_ID_13   (0x2000UL << DBGMCU_IDCODE_REV_ID_Pos)
 
#define DBGMCU_IDCODE_REV_ID_14   (0x4000UL << DBGMCU_IDCODE_REV_ID_Pos)
 
#define DBGMCU_IDCODE_REV_ID_15   (0x8000UL << DBGMCU_IDCODE_REV_ID_Pos)
 
#define DBGMCU_CR_DBG_Pos   (0U)
 
#define DBGMCU_CR_DBG_Msk   (0x7UL << DBGMCU_CR_DBG_Pos)
 
#define DBGMCU_CR_DBG   DBGMCU_CR_DBG_Msk
 
#define DBGMCU_CR_DBG_SLEEP_Pos   (0U)
 
#define DBGMCU_CR_DBG_SLEEP_Msk   (0x1UL << DBGMCU_CR_DBG_SLEEP_Pos)
 
#define DBGMCU_CR_DBG_SLEEP   DBGMCU_CR_DBG_SLEEP_Msk
 
#define DBGMCU_CR_DBG_STOP_Pos   (1U)
 
#define DBGMCU_CR_DBG_STOP_Msk   (0x1UL << DBGMCU_CR_DBG_STOP_Pos)
 
#define DBGMCU_CR_DBG_STOP   DBGMCU_CR_DBG_STOP_Msk
 
#define DBGMCU_CR_DBG_STANDBY_Pos   (2U)
 
#define DBGMCU_CR_DBG_STANDBY_Msk   (0x1UL << DBGMCU_CR_DBG_STANDBY_Pos)
 
#define DBGMCU_CR_DBG_STANDBY   DBGMCU_CR_DBG_STANDBY_Msk
 
#define DBGMCU_APB1_FZ_DBG_TIM2_STOP_Pos   (0U)
 
#define DBGMCU_APB1_FZ_DBG_TIM2_STOP_Msk   (0x1UL << DBGMCU_APB1_FZ_DBG_TIM2_STOP_Pos)
 
#define DBGMCU_APB1_FZ_DBG_TIM2_STOP   DBGMCU_APB1_FZ_DBG_TIM2_STOP_Msk
 
#define DBGMCU_APB1_FZ_DBG_TIM6_STOP_Pos   (4U)
 
#define DBGMCU_APB1_FZ_DBG_TIM6_STOP_Msk   (0x1UL << DBGMCU_APB1_FZ_DBG_TIM6_STOP_Pos)
 
#define DBGMCU_APB1_FZ_DBG_TIM6_STOP   DBGMCU_APB1_FZ_DBG_TIM6_STOP_Msk
 
#define DBGMCU_APB1_FZ_DBG_RTC_STOP_Pos   (10U)
 
#define DBGMCU_APB1_FZ_DBG_RTC_STOP_Msk   (0x1UL << DBGMCU_APB1_FZ_DBG_RTC_STOP_Pos)
 
#define DBGMCU_APB1_FZ_DBG_RTC_STOP   DBGMCU_APB1_FZ_DBG_RTC_STOP_Msk
 
#define DBGMCU_APB1_FZ_DBG_WWDG_STOP_Pos   (11U)
 
#define DBGMCU_APB1_FZ_DBG_WWDG_STOP_Msk   (0x1UL << DBGMCU_APB1_FZ_DBG_WWDG_STOP_Pos)
 
#define DBGMCU_APB1_FZ_DBG_WWDG_STOP   DBGMCU_APB1_FZ_DBG_WWDG_STOP_Msk
 
#define DBGMCU_APB1_FZ_DBG_IWDG_STOP_Pos   (12U)
 
#define DBGMCU_APB1_FZ_DBG_IWDG_STOP_Msk   (0x1UL << DBGMCU_APB1_FZ_DBG_IWDG_STOP_Pos)
 
#define DBGMCU_APB1_FZ_DBG_IWDG_STOP   DBGMCU_APB1_FZ_DBG_IWDG_STOP_Msk
 
#define DBGMCU_APB1_FZ_DBG_I2C1_STOP_Pos   (21U)
 
#define DBGMCU_APB1_FZ_DBG_I2C1_STOP_Msk   (0x1UL << DBGMCU_APB1_FZ_DBG_I2C1_STOP_Pos)
 
#define DBGMCU_APB1_FZ_DBG_I2C1_STOP   DBGMCU_APB1_FZ_DBG_I2C1_STOP_Msk
 
#define DBGMCU_APB1_FZ_DBG_I2C2_STOP_Pos   (22U)
 
#define DBGMCU_APB1_FZ_DBG_I2C2_STOP_Msk   (0x1UL << DBGMCU_APB1_FZ_DBG_I2C2_STOP_Pos)
 
#define DBGMCU_APB1_FZ_DBG_I2C2_STOP   DBGMCU_APB1_FZ_DBG_I2C2_STOP_Msk
 
#define DBGMCU_APB1_FZ_DBG_LPTIMER_STOP_Pos   (31U)
 
#define DBGMCU_APB1_FZ_DBG_LPTIMER_STOP_Msk   (0x1UL << DBGMCU_APB1_FZ_DBG_LPTIMER_STOP_Pos)
 
#define DBGMCU_APB1_FZ_DBG_LPTIMER_STOP   DBGMCU_APB1_FZ_DBG_LPTIMER_STOP_Msk
 
#define DBGMCU_APB2_FZ_DBG_TIM22_STOP_Pos   (5U)
 
#define DBGMCU_APB2_FZ_DBG_TIM22_STOP_Msk   (0x1UL << DBGMCU_APB2_FZ_DBG_TIM22_STOP_Pos)
 
#define DBGMCU_APB2_FZ_DBG_TIM22_STOP   DBGMCU_APB2_FZ_DBG_TIM22_STOP_Msk
 
#define DBGMCU_APB2_FZ_DBG_TIM21_STOP_Pos   (2U)
 
#define DBGMCU_APB2_FZ_DBG_TIM21_STOP_Msk   (0x1UL << DBGMCU_APB2_FZ_DBG_TIM21_STOP_Pos)
 
#define DBGMCU_APB2_FZ_DBG_TIM21_STOP   DBGMCU_APB2_FZ_DBG_TIM21_STOP_Msk
 
#define DMA_ISR_GIF1_Pos   (0U)
 
#define DMA_ISR_GIF1_Msk   (0x1UL << DMA_ISR_GIF1_Pos)
 
#define DMA_ISR_GIF1   DMA_ISR_GIF1_Msk
 
#define DMA_ISR_TCIF1_Pos   (1U)
 
#define DMA_ISR_TCIF1_Msk   (0x1UL << DMA_ISR_TCIF1_Pos)
 
#define DMA_ISR_TCIF1   DMA_ISR_TCIF1_Msk
 
#define DMA_ISR_HTIF1_Pos   (2U)
 
#define DMA_ISR_HTIF1_Msk   (0x1UL << DMA_ISR_HTIF1_Pos)
 
#define DMA_ISR_HTIF1   DMA_ISR_HTIF1_Msk
 
#define DMA_ISR_TEIF1_Pos   (3U)
 
#define DMA_ISR_TEIF1_Msk   (0x1UL << DMA_ISR_TEIF1_Pos)
 
#define DMA_ISR_TEIF1   DMA_ISR_TEIF1_Msk
 
#define DMA_ISR_GIF2_Pos   (4U)
 
#define DMA_ISR_GIF2_Msk   (0x1UL << DMA_ISR_GIF2_Pos)
 
#define DMA_ISR_GIF2   DMA_ISR_GIF2_Msk
 
#define DMA_ISR_TCIF2_Pos   (5U)
 
#define DMA_ISR_TCIF2_Msk   (0x1UL << DMA_ISR_TCIF2_Pos)
 
#define DMA_ISR_TCIF2   DMA_ISR_TCIF2_Msk
 
#define DMA_ISR_HTIF2_Pos   (6U)
 
#define DMA_ISR_HTIF2_Msk   (0x1UL << DMA_ISR_HTIF2_Pos)
 
#define DMA_ISR_HTIF2   DMA_ISR_HTIF2_Msk
 
#define DMA_ISR_TEIF2_Pos   (7U)
 
#define DMA_ISR_TEIF2_Msk   (0x1UL << DMA_ISR_TEIF2_Pos)
 
#define DMA_ISR_TEIF2   DMA_ISR_TEIF2_Msk
 
#define DMA_ISR_GIF3_Pos   (8U)
 
#define DMA_ISR_GIF3_Msk   (0x1UL << DMA_ISR_GIF3_Pos)
 
#define DMA_ISR_GIF3   DMA_ISR_GIF3_Msk
 
#define DMA_ISR_TCIF3_Pos   (9U)
 
#define DMA_ISR_TCIF3_Msk   (0x1UL << DMA_ISR_TCIF3_Pos)
 
#define DMA_ISR_TCIF3   DMA_ISR_TCIF3_Msk
 
#define DMA_ISR_HTIF3_Pos   (10U)
 
#define DMA_ISR_HTIF3_Msk   (0x1UL << DMA_ISR_HTIF3_Pos)
 
#define DMA_ISR_HTIF3   DMA_ISR_HTIF3_Msk
 
#define DMA_ISR_TEIF3_Pos   (11U)
 
#define DMA_ISR_TEIF3_Msk   (0x1UL << DMA_ISR_TEIF3_Pos)
 
#define DMA_ISR_TEIF3   DMA_ISR_TEIF3_Msk
 
#define DMA_ISR_GIF4_Pos   (12U)
 
#define DMA_ISR_GIF4_Msk   (0x1UL << DMA_ISR_GIF4_Pos)
 
#define DMA_ISR_GIF4   DMA_ISR_GIF4_Msk
 
#define DMA_ISR_TCIF4_Pos   (13U)
 
#define DMA_ISR_TCIF4_Msk   (0x1UL << DMA_ISR_TCIF4_Pos)
 
#define DMA_ISR_TCIF4   DMA_ISR_TCIF4_Msk
 
#define DMA_ISR_HTIF4_Pos   (14U)
 
#define DMA_ISR_HTIF4_Msk   (0x1UL << DMA_ISR_HTIF4_Pos)
 
#define DMA_ISR_HTIF4   DMA_ISR_HTIF4_Msk
 
#define DMA_ISR_TEIF4_Pos   (15U)
 
#define DMA_ISR_TEIF4_Msk   (0x1UL << DMA_ISR_TEIF4_Pos)
 
#define DMA_ISR_TEIF4   DMA_ISR_TEIF4_Msk
 
#define DMA_ISR_GIF5_Pos   (16U)
 
#define DMA_ISR_GIF5_Msk   (0x1UL << DMA_ISR_GIF5_Pos)
 
#define DMA_ISR_GIF5   DMA_ISR_GIF5_Msk
 
#define DMA_ISR_TCIF5_Pos   (17U)
 
#define DMA_ISR_TCIF5_Msk   (0x1UL << DMA_ISR_TCIF5_Pos)
 
#define DMA_ISR_TCIF5   DMA_ISR_TCIF5_Msk
 
#define DMA_ISR_HTIF5_Pos   (18U)
 
#define DMA_ISR_HTIF5_Msk   (0x1UL << DMA_ISR_HTIF5_Pos)
 
#define DMA_ISR_HTIF5   DMA_ISR_HTIF5_Msk
 
#define DMA_ISR_TEIF5_Pos   (19U)
 
#define DMA_ISR_TEIF5_Msk   (0x1UL << DMA_ISR_TEIF5_Pos)
 
#define DMA_ISR_TEIF5   DMA_ISR_TEIF5_Msk
 
#define DMA_ISR_GIF6_Pos   (20U)
 
#define DMA_ISR_GIF6_Msk   (0x1UL << DMA_ISR_GIF6_Pos)
 
#define DMA_ISR_GIF6   DMA_ISR_GIF6_Msk
 
#define DMA_ISR_TCIF6_Pos   (21U)
 
#define DMA_ISR_TCIF6_Msk   (0x1UL << DMA_ISR_TCIF6_Pos)
 
#define DMA_ISR_TCIF6   DMA_ISR_TCIF6_Msk
 
#define DMA_ISR_HTIF6_Pos   (22U)
 
#define DMA_ISR_HTIF6_Msk   (0x1UL << DMA_ISR_HTIF6_Pos)
 
#define DMA_ISR_HTIF6   DMA_ISR_HTIF6_Msk
 
#define DMA_ISR_TEIF6_Pos   (23U)
 
#define DMA_ISR_TEIF6_Msk   (0x1UL << DMA_ISR_TEIF6_Pos)
 
#define DMA_ISR_TEIF6   DMA_ISR_TEIF6_Msk
 
#define DMA_ISR_GIF7_Pos   (24U)
 
#define DMA_ISR_GIF7_Msk   (0x1UL << DMA_ISR_GIF7_Pos)
 
#define DMA_ISR_GIF7   DMA_ISR_GIF7_Msk
 
#define DMA_ISR_TCIF7_Pos   (25U)
 
#define DMA_ISR_TCIF7_Msk   (0x1UL << DMA_ISR_TCIF7_Pos)
 
#define DMA_ISR_TCIF7   DMA_ISR_TCIF7_Msk
 
#define DMA_ISR_HTIF7_Pos   (26U)
 
#define DMA_ISR_HTIF7_Msk   (0x1UL << DMA_ISR_HTIF7_Pos)
 
#define DMA_ISR_HTIF7   DMA_ISR_HTIF7_Msk
 
#define DMA_ISR_TEIF7_Pos   (27U)
 
#define DMA_ISR_TEIF7_Msk   (0x1UL << DMA_ISR_TEIF7_Pos)
 
#define DMA_ISR_TEIF7   DMA_ISR_TEIF7_Msk
 
#define DMA_IFCR_CGIF1_Pos   (0U)
 
#define DMA_IFCR_CGIF1_Msk   (0x1UL << DMA_IFCR_CGIF1_Pos)
 
#define DMA_IFCR_CGIF1   DMA_IFCR_CGIF1_Msk
 
#define DMA_IFCR_CTCIF1_Pos   (1U)
 
#define DMA_IFCR_CTCIF1_Msk   (0x1UL << DMA_IFCR_CTCIF1_Pos)
 
#define DMA_IFCR_CTCIF1   DMA_IFCR_CTCIF1_Msk
 
#define DMA_IFCR_CHTIF1_Pos   (2U)
 
#define DMA_IFCR_CHTIF1_Msk   (0x1UL << DMA_IFCR_CHTIF1_Pos)
 
#define DMA_IFCR_CHTIF1   DMA_IFCR_CHTIF1_Msk
 
#define DMA_IFCR_CTEIF1_Pos   (3U)
 
#define DMA_IFCR_CTEIF1_Msk   (0x1UL << DMA_IFCR_CTEIF1_Pos)
 
#define DMA_IFCR_CTEIF1   DMA_IFCR_CTEIF1_Msk
 
#define DMA_IFCR_CGIF2_Pos   (4U)
 
#define DMA_IFCR_CGIF2_Msk   (0x1UL << DMA_IFCR_CGIF2_Pos)
 
#define DMA_IFCR_CGIF2   DMA_IFCR_CGIF2_Msk
 
#define DMA_IFCR_CTCIF2_Pos   (5U)
 
#define DMA_IFCR_CTCIF2_Msk   (0x1UL << DMA_IFCR_CTCIF2_Pos)
 
#define DMA_IFCR_CTCIF2   DMA_IFCR_CTCIF2_Msk
 
#define DMA_IFCR_CHTIF2_Pos   (6U)
 
#define DMA_IFCR_CHTIF2_Msk   (0x1UL << DMA_IFCR_CHTIF2_Pos)
 
#define DMA_IFCR_CHTIF2   DMA_IFCR_CHTIF2_Msk
 
#define DMA_IFCR_CTEIF2_Pos   (7U)
 
#define DMA_IFCR_CTEIF2_Msk   (0x1UL << DMA_IFCR_CTEIF2_Pos)
 
#define DMA_IFCR_CTEIF2   DMA_IFCR_CTEIF2_Msk
 
#define DMA_IFCR_CGIF3_Pos   (8U)
 
#define DMA_IFCR_CGIF3_Msk   (0x1UL << DMA_IFCR_CGIF3_Pos)
 
#define DMA_IFCR_CGIF3   DMA_IFCR_CGIF3_Msk
 
#define DMA_IFCR_CTCIF3_Pos   (9U)
 
#define DMA_IFCR_CTCIF3_Msk   (0x1UL << DMA_IFCR_CTCIF3_Pos)
 
#define DMA_IFCR_CTCIF3   DMA_IFCR_CTCIF3_Msk
 
#define DMA_IFCR_CHTIF3_Pos   (10U)
 
#define DMA_IFCR_CHTIF3_Msk   (0x1UL << DMA_IFCR_CHTIF3_Pos)
 
#define DMA_IFCR_CHTIF3   DMA_IFCR_CHTIF3_Msk
 
#define DMA_IFCR_CTEIF3_Pos   (11U)
 
#define DMA_IFCR_CTEIF3_Msk   (0x1UL << DMA_IFCR_CTEIF3_Pos)
 
#define DMA_IFCR_CTEIF3   DMA_IFCR_CTEIF3_Msk
 
#define DMA_IFCR_CGIF4_Pos   (12U)
 
#define DMA_IFCR_CGIF4_Msk   (0x1UL << DMA_IFCR_CGIF4_Pos)
 
#define DMA_IFCR_CGIF4   DMA_IFCR_CGIF4_Msk
 
#define DMA_IFCR_CTCIF4_Pos   (13U)
 
#define DMA_IFCR_CTCIF4_Msk   (0x1UL << DMA_IFCR_CTCIF4_Pos)
 
#define DMA_IFCR_CTCIF4   DMA_IFCR_CTCIF4_Msk
 
#define DMA_IFCR_CHTIF4_Pos   (14U)
 
#define DMA_IFCR_CHTIF4_Msk   (0x1UL << DMA_IFCR_CHTIF4_Pos)
 
#define DMA_IFCR_CHTIF4   DMA_IFCR_CHTIF4_Msk
 
#define DMA_IFCR_CTEIF4_Pos   (15U)
 
#define DMA_IFCR_CTEIF4_Msk   (0x1UL << DMA_IFCR_CTEIF4_Pos)
 
#define DMA_IFCR_CTEIF4   DMA_IFCR_CTEIF4_Msk
 
#define DMA_IFCR_CGIF5_Pos   (16U)
 
#define DMA_IFCR_CGIF5_Msk   (0x1UL << DMA_IFCR_CGIF5_Pos)
 
#define DMA_IFCR_CGIF5   DMA_IFCR_CGIF5_Msk
 
#define DMA_IFCR_CTCIF5_Pos   (17U)
 
#define DMA_IFCR_CTCIF5_Msk   (0x1UL << DMA_IFCR_CTCIF5_Pos)
 
#define DMA_IFCR_CTCIF5   DMA_IFCR_CTCIF5_Msk
 
#define DMA_IFCR_CHTIF5_Pos   (18U)
 
#define DMA_IFCR_CHTIF5_Msk   (0x1UL << DMA_IFCR_CHTIF5_Pos)
 
#define DMA_IFCR_CHTIF5   DMA_IFCR_CHTIF5_Msk
 
#define DMA_IFCR_CTEIF5_Pos   (19U)
 
#define DMA_IFCR_CTEIF5_Msk   (0x1UL << DMA_IFCR_CTEIF5_Pos)
 
#define DMA_IFCR_CTEIF5   DMA_IFCR_CTEIF5_Msk
 
#define DMA_IFCR_CGIF6_Pos   (20U)
 
#define DMA_IFCR_CGIF6_Msk   (0x1UL << DMA_IFCR_CGIF6_Pos)
 
#define DMA_IFCR_CGIF6   DMA_IFCR_CGIF6_Msk
 
#define DMA_IFCR_CTCIF6_Pos   (21U)
 
#define DMA_IFCR_CTCIF6_Msk   (0x1UL << DMA_IFCR_CTCIF6_Pos)
 
#define DMA_IFCR_CTCIF6   DMA_IFCR_CTCIF6_Msk
 
#define DMA_IFCR_CHTIF6_Pos   (22U)
 
#define DMA_IFCR_CHTIF6_Msk   (0x1UL << DMA_IFCR_CHTIF6_Pos)
 
#define DMA_IFCR_CHTIF6   DMA_IFCR_CHTIF6_Msk
 
#define DMA_IFCR_CTEIF6_Pos   (23U)
 
#define DMA_IFCR_CTEIF6_Msk   (0x1UL << DMA_IFCR_CTEIF6_Pos)
 
#define DMA_IFCR_CTEIF6   DMA_IFCR_CTEIF6_Msk
 
#define DMA_IFCR_CGIF7_Pos   (24U)
 
#define DMA_IFCR_CGIF7_Msk   (0x1UL << DMA_IFCR_CGIF7_Pos)
 
#define DMA_IFCR_CGIF7   DMA_IFCR_CGIF7_Msk
 
#define DMA_IFCR_CTCIF7_Pos   (25U)
 
#define DMA_IFCR_CTCIF7_Msk   (0x1UL << DMA_IFCR_CTCIF7_Pos)
 
#define DMA_IFCR_CTCIF7   DMA_IFCR_CTCIF7_Msk
 
#define DMA_IFCR_CHTIF7_Pos   (26U)
 
#define DMA_IFCR_CHTIF7_Msk   (0x1UL << DMA_IFCR_CHTIF7_Pos)
 
#define DMA_IFCR_CHTIF7   DMA_IFCR_CHTIF7_Msk
 
#define DMA_IFCR_CTEIF7_Pos   (27U)
 
#define DMA_IFCR_CTEIF7_Msk   (0x1UL << DMA_IFCR_CTEIF7_Pos)
 
#define DMA_IFCR_CTEIF7   DMA_IFCR_CTEIF7_Msk
 
#define DMA_CCR_EN_Pos   (0U)
 
#define DMA_CCR_EN_Msk   (0x1UL << DMA_CCR_EN_Pos)
 
#define DMA_CCR_EN   DMA_CCR_EN_Msk
 
#define DMA_CCR_TCIE_Pos   (1U)
 
#define DMA_CCR_TCIE_Msk   (0x1UL << DMA_CCR_TCIE_Pos)
 
#define DMA_CCR_TCIE   DMA_CCR_TCIE_Msk
 
#define DMA_CCR_HTIE_Pos   (2U)
 
#define DMA_CCR_HTIE_Msk   (0x1UL << DMA_CCR_HTIE_Pos)
 
#define DMA_CCR_HTIE   DMA_CCR_HTIE_Msk
 
#define DMA_CCR_TEIE_Pos   (3U)
 
#define DMA_CCR_TEIE_Msk   (0x1UL << DMA_CCR_TEIE_Pos)
 
#define DMA_CCR_TEIE   DMA_CCR_TEIE_Msk
 
#define DMA_CCR_DIR_Pos   (4U)
 
#define DMA_CCR_DIR_Msk   (0x1UL << DMA_CCR_DIR_Pos)
 
#define DMA_CCR_DIR   DMA_CCR_DIR_Msk
 
#define DMA_CCR_CIRC_Pos   (5U)
 
#define DMA_CCR_CIRC_Msk   (0x1UL << DMA_CCR_CIRC_Pos)
 
#define DMA_CCR_CIRC   DMA_CCR_CIRC_Msk
 
#define DMA_CCR_PINC_Pos   (6U)
 
#define DMA_CCR_PINC_Msk   (0x1UL << DMA_CCR_PINC_Pos)
 
#define DMA_CCR_PINC   DMA_CCR_PINC_Msk
 
#define DMA_CCR_MINC_Pos   (7U)
 
#define DMA_CCR_MINC_Msk   (0x1UL << DMA_CCR_MINC_Pos)
 
#define DMA_CCR_MINC   DMA_CCR_MINC_Msk
 
#define DMA_CCR_PSIZE_Pos   (8U)
 
#define DMA_CCR_PSIZE_Msk   (0x3UL << DMA_CCR_PSIZE_Pos)
 
#define DMA_CCR_PSIZE   DMA_CCR_PSIZE_Msk
 
#define DMA_CCR_PSIZE_0   (0x1UL << DMA_CCR_PSIZE_Pos)
 
#define DMA_CCR_PSIZE_1   (0x2UL << DMA_CCR_PSIZE_Pos)
 
#define DMA_CCR_MSIZE_Pos   (10U)
 
#define DMA_CCR_MSIZE_Msk   (0x3UL << DMA_CCR_MSIZE_Pos)
 
#define DMA_CCR_MSIZE   DMA_CCR_MSIZE_Msk
 
#define DMA_CCR_MSIZE_0   (0x1UL << DMA_CCR_MSIZE_Pos)
 
#define DMA_CCR_MSIZE_1   (0x2UL << DMA_CCR_MSIZE_Pos)
 
#define DMA_CCR_PL_Pos   (12U)
 
#define DMA_CCR_PL_Msk   (0x3UL << DMA_CCR_PL_Pos)
 
#define DMA_CCR_PL   DMA_CCR_PL_Msk
 
#define DMA_CCR_PL_0   (0x1UL << DMA_CCR_PL_Pos)
 
#define DMA_CCR_PL_1   (0x2UL << DMA_CCR_PL_Pos)
 
#define DMA_CCR_MEM2MEM_Pos   (14U)
 
#define DMA_CCR_MEM2MEM_Msk   (0x1UL << DMA_CCR_MEM2MEM_Pos)
 
#define DMA_CCR_MEM2MEM   DMA_CCR_MEM2MEM_Msk
 
#define DMA_CNDTR_NDT_Pos   (0U)
 
#define DMA_CNDTR_NDT_Msk   (0xFFFFUL << DMA_CNDTR_NDT_Pos)
 
#define DMA_CNDTR_NDT   DMA_CNDTR_NDT_Msk
 
#define DMA_CPAR_PA_Pos   (0U)
 
#define DMA_CPAR_PA_Msk   (0xFFFFFFFFUL << DMA_CPAR_PA_Pos)
 
#define DMA_CPAR_PA   DMA_CPAR_PA_Msk
 
#define DMA_CMAR_MA_Pos   (0U)
 
#define DMA_CMAR_MA_Msk   (0xFFFFFFFFUL << DMA_CMAR_MA_Pos)
 
#define DMA_CMAR_MA   DMA_CMAR_MA_Msk
 
#define DMA_CSELR_C1S_Pos   (0U)
 
#define DMA_CSELR_C1S_Msk   (0xFUL << DMA_CSELR_C1S_Pos)
 
#define DMA_CSELR_C1S   DMA_CSELR_C1S_Msk
 
#define DMA_CSELR_C2S_Pos   (4U)
 
#define DMA_CSELR_C2S_Msk   (0xFUL << DMA_CSELR_C2S_Pos)
 
#define DMA_CSELR_C2S   DMA_CSELR_C2S_Msk
 
#define DMA_CSELR_C3S_Pos   (8U)
 
#define DMA_CSELR_C3S_Msk   (0xFUL << DMA_CSELR_C3S_Pos)
 
#define DMA_CSELR_C3S   DMA_CSELR_C3S_Msk
 
#define DMA_CSELR_C4S_Pos   (12U)
 
#define DMA_CSELR_C4S_Msk   (0xFUL << DMA_CSELR_C4S_Pos)
 
#define DMA_CSELR_C4S   DMA_CSELR_C4S_Msk
 
#define DMA_CSELR_C5S_Pos   (16U)
 
#define DMA_CSELR_C5S_Msk   (0xFUL << DMA_CSELR_C5S_Pos)
 
#define DMA_CSELR_C5S   DMA_CSELR_C5S_Msk
 
#define DMA_CSELR_C6S_Pos   (20U)
 
#define DMA_CSELR_C6S_Msk   (0xFUL << DMA_CSELR_C6S_Pos)
 
#define DMA_CSELR_C6S   DMA_CSELR_C6S_Msk
 
#define DMA_CSELR_C7S_Pos   (24U)
 
#define DMA_CSELR_C7S_Msk   (0xFUL << DMA_CSELR_C7S_Pos)
 
#define DMA_CSELR_C7S   DMA_CSELR_C7S_Msk
 
#define EXTI_IMR_IM0_Pos   (0U)
 
#define EXTI_IMR_IM0_Msk   (0x1UL << EXTI_IMR_IM0_Pos)
 
#define EXTI_IMR_IM0   EXTI_IMR_IM0_Msk
 
#define EXTI_IMR_IM1_Pos   (1U)
 
#define EXTI_IMR_IM1_Msk   (0x1UL << EXTI_IMR_IM1_Pos)
 
#define EXTI_IMR_IM1   EXTI_IMR_IM1_Msk
 
#define EXTI_IMR_IM2_Pos   (2U)
 
#define EXTI_IMR_IM2_Msk   (0x1UL << EXTI_IMR_IM2_Pos)
 
#define EXTI_IMR_IM2   EXTI_IMR_IM2_Msk
 
#define EXTI_IMR_IM3_Pos   (3U)
 
#define EXTI_IMR_IM3_Msk   (0x1UL << EXTI_IMR_IM3_Pos)
 
#define EXTI_IMR_IM3   EXTI_IMR_IM3_Msk
 
#define EXTI_IMR_IM4_Pos   (4U)
 
#define EXTI_IMR_IM4_Msk   (0x1UL << EXTI_IMR_IM4_Pos)
 
#define EXTI_IMR_IM4   EXTI_IMR_IM4_Msk
 
#define EXTI_IMR_IM5_Pos   (5U)
 
#define EXTI_IMR_IM5_Msk   (0x1UL << EXTI_IMR_IM5_Pos)
 
#define EXTI_IMR_IM5   EXTI_IMR_IM5_Msk
 
#define EXTI_IMR_IM6_Pos   (6U)
 
#define EXTI_IMR_IM6_Msk   (0x1UL << EXTI_IMR_IM6_Pos)
 
#define EXTI_IMR_IM6   EXTI_IMR_IM6_Msk
 
#define EXTI_IMR_IM7_Pos   (7U)
 
#define EXTI_IMR_IM7_Msk   (0x1UL << EXTI_IMR_IM7_Pos)
 
#define EXTI_IMR_IM7   EXTI_IMR_IM7_Msk
 
#define EXTI_IMR_IM8_Pos   (8U)
 
#define EXTI_IMR_IM8_Msk   (0x1UL << EXTI_IMR_IM8_Pos)
 
#define EXTI_IMR_IM8   EXTI_IMR_IM8_Msk
 
#define EXTI_IMR_IM9_Pos   (9U)
 
#define EXTI_IMR_IM9_Msk   (0x1UL << EXTI_IMR_IM9_Pos)
 
#define EXTI_IMR_IM9   EXTI_IMR_IM9_Msk
 
#define EXTI_IMR_IM10_Pos   (10U)
 
#define EXTI_IMR_IM10_Msk   (0x1UL << EXTI_IMR_IM10_Pos)
 
#define EXTI_IMR_IM10   EXTI_IMR_IM10_Msk
 
#define EXTI_IMR_IM11_Pos   (11U)
 
#define EXTI_IMR_IM11_Msk   (0x1UL << EXTI_IMR_IM11_Pos)
 
#define EXTI_IMR_IM11   EXTI_IMR_IM11_Msk
 
#define EXTI_IMR_IM12_Pos   (12U)
 
#define EXTI_IMR_IM12_Msk   (0x1UL << EXTI_IMR_IM12_Pos)
 
#define EXTI_IMR_IM12   EXTI_IMR_IM12_Msk
 
#define EXTI_IMR_IM13_Pos   (13U)
 
#define EXTI_IMR_IM13_Msk   (0x1UL << EXTI_IMR_IM13_Pos)
 
#define EXTI_IMR_IM13   EXTI_IMR_IM13_Msk
 
#define EXTI_IMR_IM14_Pos   (14U)
 
#define EXTI_IMR_IM14_Msk   (0x1UL << EXTI_IMR_IM14_Pos)
 
#define EXTI_IMR_IM14   EXTI_IMR_IM14_Msk
 
#define EXTI_IMR_IM15_Pos   (15U)
 
#define EXTI_IMR_IM15_Msk   (0x1UL << EXTI_IMR_IM15_Pos)
 
#define EXTI_IMR_IM15   EXTI_IMR_IM15_Msk
 
#define EXTI_IMR_IM16_Pos   (16U)
 
#define EXTI_IMR_IM16_Msk   (0x1UL << EXTI_IMR_IM16_Pos)
 
#define EXTI_IMR_IM16   EXTI_IMR_IM16_Msk
 
#define EXTI_IMR_IM17_Pos   (17U)
 
#define EXTI_IMR_IM17_Msk   (0x1UL << EXTI_IMR_IM17_Pos)
 
#define EXTI_IMR_IM17   EXTI_IMR_IM17_Msk
 
#define EXTI_IMR_IM18_Pos   (18U)
 
#define EXTI_IMR_IM18_Msk   (0x1UL << EXTI_IMR_IM18_Pos)
 
#define EXTI_IMR_IM18   EXTI_IMR_IM18_Msk
 
#define EXTI_IMR_IM19_Pos   (19U)
 
#define EXTI_IMR_IM19_Msk   (0x1UL << EXTI_IMR_IM19_Pos)
 
#define EXTI_IMR_IM19   EXTI_IMR_IM19_Msk
 
#define EXTI_IMR_IM20_Pos   (20U)
 
#define EXTI_IMR_IM20_Msk   (0x1UL << EXTI_IMR_IM20_Pos)
 
#define EXTI_IMR_IM20   EXTI_IMR_IM20_Msk
 
#define EXTI_IMR_IM21_Pos   (21U)
 
#define EXTI_IMR_IM21_Msk   (0x1UL << EXTI_IMR_IM21_Pos)
 
#define EXTI_IMR_IM21   EXTI_IMR_IM21_Msk
 
#define EXTI_IMR_IM22_Pos   (22U)
 
#define EXTI_IMR_IM22_Msk   (0x1UL << EXTI_IMR_IM22_Pos)
 
#define EXTI_IMR_IM22   EXTI_IMR_IM22_Msk
 
#define EXTI_IMR_IM23_Pos   (23U)
 
#define EXTI_IMR_IM23_Msk   (0x1UL << EXTI_IMR_IM23_Pos)
 
#define EXTI_IMR_IM23   EXTI_IMR_IM23_Msk
 
#define EXTI_IMR_IM25_Pos   (25U)
 
#define EXTI_IMR_IM25_Msk   (0x1UL << EXTI_IMR_IM25_Pos)
 
#define EXTI_IMR_IM25   EXTI_IMR_IM25_Msk
 
#define EXTI_IMR_IM26_Pos   (26U)
 
#define EXTI_IMR_IM26_Msk   (0x1UL << EXTI_IMR_IM26_Pos)
 
#define EXTI_IMR_IM26   EXTI_IMR_IM26_Msk
 
#define EXTI_IMR_IM28_Pos   (28U)
 
#define EXTI_IMR_IM28_Msk   (0x1UL << EXTI_IMR_IM28_Pos)
 
#define EXTI_IMR_IM28   EXTI_IMR_IM28_Msk
 
#define EXTI_IMR_IM29_Pos   (29U)
 
#define EXTI_IMR_IM29_Msk   (0x1UL << EXTI_IMR_IM29_Pos)
 
#define EXTI_IMR_IM29   EXTI_IMR_IM29_Msk
 
#define EXTI_IMR_IM_Pos   (0U)
 
#define EXTI_IMR_IM_Msk   (0x36FFFFFFUL << EXTI_IMR_IM_Pos)
 
#define EXTI_IMR_IM   EXTI_IMR_IM_Msk
 
#define EXTI_EMR_EM0_Pos   (0U)
 
#define EXTI_EMR_EM0_Msk   (0x1UL << EXTI_EMR_EM0_Pos)
 
#define EXTI_EMR_EM0   EXTI_EMR_EM0_Msk
 
#define EXTI_EMR_EM1_Pos   (1U)
 
#define EXTI_EMR_EM1_Msk   (0x1UL << EXTI_EMR_EM1_Pos)
 
#define EXTI_EMR_EM1   EXTI_EMR_EM1_Msk
 
#define EXTI_EMR_EM2_Pos   (2U)
 
#define EXTI_EMR_EM2_Msk   (0x1UL << EXTI_EMR_EM2_Pos)
 
#define EXTI_EMR_EM2   EXTI_EMR_EM2_Msk
 
#define EXTI_EMR_EM3_Pos   (3U)
 
#define EXTI_EMR_EM3_Msk   (0x1UL << EXTI_EMR_EM3_Pos)
 
#define EXTI_EMR_EM3   EXTI_EMR_EM3_Msk
 
#define EXTI_EMR_EM4_Pos   (4U)
 
#define EXTI_EMR_EM4_Msk   (0x1UL << EXTI_EMR_EM4_Pos)
 
#define EXTI_EMR_EM4   EXTI_EMR_EM4_Msk
 
#define EXTI_EMR_EM5_Pos   (5U)
 
#define EXTI_EMR_EM5_Msk   (0x1UL << EXTI_EMR_EM5_Pos)
 
#define EXTI_EMR_EM5   EXTI_EMR_EM5_Msk
 
#define EXTI_EMR_EM6_Pos   (6U)
 
#define EXTI_EMR_EM6_Msk   (0x1UL << EXTI_EMR_EM6_Pos)
 
#define EXTI_EMR_EM6   EXTI_EMR_EM6_Msk
 
#define EXTI_EMR_EM7_Pos   (7U)
 
#define EXTI_EMR_EM7_Msk   (0x1UL << EXTI_EMR_EM7_Pos)
 
#define EXTI_EMR_EM7   EXTI_EMR_EM7_Msk
 
#define EXTI_EMR_EM8_Pos   (8U)
 
#define EXTI_EMR_EM8_Msk   (0x1UL << EXTI_EMR_EM8_Pos)
 
#define EXTI_EMR_EM8   EXTI_EMR_EM8_Msk
 
#define EXTI_EMR_EM9_Pos   (9U)
 
#define EXTI_EMR_EM9_Msk   (0x1UL << EXTI_EMR_EM9_Pos)
 
#define EXTI_EMR_EM9   EXTI_EMR_EM9_Msk
 
#define EXTI_EMR_EM10_Pos   (10U)
 
#define EXTI_EMR_EM10_Msk   (0x1UL << EXTI_EMR_EM10_Pos)
 
#define EXTI_EMR_EM10   EXTI_EMR_EM10_Msk
 
#define EXTI_EMR_EM11_Pos   (11U)
 
#define EXTI_EMR_EM11_Msk   (0x1UL << EXTI_EMR_EM11_Pos)
 
#define EXTI_EMR_EM11   EXTI_EMR_EM11_Msk
 
#define EXTI_EMR_EM12_Pos   (12U)
 
#define EXTI_EMR_EM12_Msk   (0x1UL << EXTI_EMR_EM12_Pos)
 
#define EXTI_EMR_EM12   EXTI_EMR_EM12_Msk
 
#define EXTI_EMR_EM13_Pos   (13U)
 
#define EXTI_EMR_EM13_Msk   (0x1UL << EXTI_EMR_EM13_Pos)
 
#define EXTI_EMR_EM13   EXTI_EMR_EM13_Msk
 
#define EXTI_EMR_EM14_Pos   (14U)
 
#define EXTI_EMR_EM14_Msk   (0x1UL << EXTI_EMR_EM14_Pos)
 
#define EXTI_EMR_EM14   EXTI_EMR_EM14_Msk
 
#define EXTI_EMR_EM15_Pos   (15U)
 
#define EXTI_EMR_EM15_Msk   (0x1UL << EXTI_EMR_EM15_Pos)
 
#define EXTI_EMR_EM15   EXTI_EMR_EM15_Msk
 
#define EXTI_EMR_EM16_Pos   (16U)
 
#define EXTI_EMR_EM16_Msk   (0x1UL << EXTI_EMR_EM16_Pos)
 
#define EXTI_EMR_EM16   EXTI_EMR_EM16_Msk
 
#define EXTI_EMR_EM17_Pos   (17U)
 
#define EXTI_EMR_EM17_Msk   (0x1UL << EXTI_EMR_EM17_Pos)
 
#define EXTI_EMR_EM17   EXTI_EMR_EM17_Msk
 
#define EXTI_EMR_EM18_Pos   (18U)
 
#define EXTI_EMR_EM18_Msk   (0x1UL << EXTI_EMR_EM18_Pos)
 
#define EXTI_EMR_EM18   EXTI_EMR_EM18_Msk
 
#define EXTI_EMR_EM19_Pos   (19U)
 
#define EXTI_EMR_EM19_Msk   (0x1UL << EXTI_EMR_EM19_Pos)
 
#define EXTI_EMR_EM19   EXTI_EMR_EM19_Msk
 
#define EXTI_EMR_EM20_Pos   (20U)
 
#define EXTI_EMR_EM20_Msk   (0x1UL << EXTI_EMR_EM20_Pos)
 
#define EXTI_EMR_EM20   EXTI_EMR_EM20_Msk
 
#define EXTI_EMR_EM21_Pos   (21U)
 
#define EXTI_EMR_EM21_Msk   (0x1UL << EXTI_EMR_EM21_Pos)
 
#define EXTI_EMR_EM21   EXTI_EMR_EM21_Msk
 
#define EXTI_EMR_EM22_Pos   (22U)
 
#define EXTI_EMR_EM22_Msk   (0x1UL << EXTI_EMR_EM22_Pos)
 
#define EXTI_EMR_EM22   EXTI_EMR_EM22_Msk
 
#define EXTI_EMR_EM23_Pos   (23U)
 
#define EXTI_EMR_EM23_Msk   (0x1UL << EXTI_EMR_EM23_Pos)
 
#define EXTI_EMR_EM23   EXTI_EMR_EM23_Msk
 
#define EXTI_EMR_EM25_Pos   (25U)
 
#define EXTI_EMR_EM25_Msk   (0x1UL << EXTI_EMR_EM25_Pos)
 
#define EXTI_EMR_EM25   EXTI_EMR_EM25_Msk
 
#define EXTI_EMR_EM26_Pos   (26U)
 
#define EXTI_EMR_EM26_Msk   (0x1UL << EXTI_EMR_EM26_Pos)
 
#define EXTI_EMR_EM26   EXTI_EMR_EM26_Msk
 
#define EXTI_EMR_EM28_Pos   (28U)
 
#define EXTI_EMR_EM28_Msk   (0x1UL << EXTI_EMR_EM28_Pos)
 
#define EXTI_EMR_EM28   EXTI_EMR_EM28_Msk
 
#define EXTI_EMR_EM29_Pos   (29U)
 
#define EXTI_EMR_EM29_Msk   (0x1UL << EXTI_EMR_EM29_Pos)
 
#define EXTI_EMR_EM29   EXTI_EMR_EM29_Msk
 
#define EXTI_RTSR_RT0_Pos   (0U)
 
#define EXTI_RTSR_RT0_Msk   (0x1UL << EXTI_RTSR_RT0_Pos)
 
#define EXTI_RTSR_RT0   EXTI_RTSR_RT0_Msk
 
#define EXTI_RTSR_RT1_Pos   (1U)
 
#define EXTI_RTSR_RT1_Msk   (0x1UL << EXTI_RTSR_RT1_Pos)
 
#define EXTI_RTSR_RT1   EXTI_RTSR_RT1_Msk
 
#define EXTI_RTSR_RT2_Pos   (2U)
 
#define EXTI_RTSR_RT2_Msk   (0x1UL << EXTI_RTSR_RT2_Pos)
 
#define EXTI_RTSR_RT2   EXTI_RTSR_RT2_Msk
 
#define EXTI_RTSR_RT3_Pos   (3U)
 
#define EXTI_RTSR_RT3_Msk   (0x1UL << EXTI_RTSR_RT3_Pos)
 
#define EXTI_RTSR_RT3   EXTI_RTSR_RT3_Msk
 
#define EXTI_RTSR_RT4_Pos   (4U)
 
#define EXTI_RTSR_RT4_Msk   (0x1UL << EXTI_RTSR_RT4_Pos)
 
#define EXTI_RTSR_RT4   EXTI_RTSR_RT4_Msk
 
#define EXTI_RTSR_RT5_Pos   (5U)
 
#define EXTI_RTSR_RT5_Msk   (0x1UL << EXTI_RTSR_RT5_Pos)
 
#define EXTI_RTSR_RT5   EXTI_RTSR_RT5_Msk
 
#define EXTI_RTSR_RT6_Pos   (6U)
 
#define EXTI_RTSR_RT6_Msk   (0x1UL << EXTI_RTSR_RT6_Pos)
 
#define EXTI_RTSR_RT6   EXTI_RTSR_RT6_Msk
 
#define EXTI_RTSR_RT7_Pos   (7U)
 
#define EXTI_RTSR_RT7_Msk   (0x1UL << EXTI_RTSR_RT7_Pos)
 
#define EXTI_RTSR_RT7   EXTI_RTSR_RT7_Msk
 
#define EXTI_RTSR_RT8_Pos   (8U)
 
#define EXTI_RTSR_RT8_Msk   (0x1UL << EXTI_RTSR_RT8_Pos)
 
#define EXTI_RTSR_RT8   EXTI_RTSR_RT8_Msk
 
#define EXTI_RTSR_RT9_Pos   (9U)
 
#define EXTI_RTSR_RT9_Msk   (0x1UL << EXTI_RTSR_RT9_Pos)
 
#define EXTI_RTSR_RT9   EXTI_RTSR_RT9_Msk
 
#define EXTI_RTSR_RT10_Pos   (10U)
 
#define EXTI_RTSR_RT10_Msk   (0x1UL << EXTI_RTSR_RT10_Pos)
 
#define EXTI_RTSR_RT10   EXTI_RTSR_RT10_Msk
 
#define EXTI_RTSR_RT11_Pos   (11U)
 
#define EXTI_RTSR_RT11_Msk   (0x1UL << EXTI_RTSR_RT11_Pos)
 
#define EXTI_RTSR_RT11   EXTI_RTSR_RT11_Msk
 
#define EXTI_RTSR_RT12_Pos   (12U)
 
#define EXTI_RTSR_RT12_Msk   (0x1UL << EXTI_RTSR_RT12_Pos)
 
#define EXTI_RTSR_RT12   EXTI_RTSR_RT12_Msk
 
#define EXTI_RTSR_RT13_Pos   (13U)
 
#define EXTI_RTSR_RT13_Msk   (0x1UL << EXTI_RTSR_RT13_Pos)
 
#define EXTI_RTSR_RT13   EXTI_RTSR_RT13_Msk
 
#define EXTI_RTSR_RT14_Pos   (14U)
 
#define EXTI_RTSR_RT14_Msk   (0x1UL << EXTI_RTSR_RT14_Pos)
 
#define EXTI_RTSR_RT14   EXTI_RTSR_RT14_Msk
 
#define EXTI_RTSR_RT15_Pos   (15U)
 
#define EXTI_RTSR_RT15_Msk   (0x1UL << EXTI_RTSR_RT15_Pos)
 
#define EXTI_RTSR_RT15   EXTI_RTSR_RT15_Msk
 
#define EXTI_RTSR_RT16_Pos   (16U)
 
#define EXTI_RTSR_RT16_Msk   (0x1UL << EXTI_RTSR_RT16_Pos)
 
#define EXTI_RTSR_RT16   EXTI_RTSR_RT16_Msk
 
#define EXTI_RTSR_RT17_Pos   (17U)
 
#define EXTI_RTSR_RT17_Msk   (0x1UL << EXTI_RTSR_RT17_Pos)
 
#define EXTI_RTSR_RT17   EXTI_RTSR_RT17_Msk
 
#define EXTI_RTSR_RT19_Pos   (19U)
 
#define EXTI_RTSR_RT19_Msk   (0x1UL << EXTI_RTSR_RT19_Pos)
 
#define EXTI_RTSR_RT19   EXTI_RTSR_RT19_Msk
 
#define EXTI_RTSR_RT20_Pos   (20U)
 
#define EXTI_RTSR_RT20_Msk   (0x1UL << EXTI_RTSR_RT20_Pos)
 
#define EXTI_RTSR_RT20   EXTI_RTSR_RT20_Msk
 
#define EXTI_RTSR_RT21_Pos   (21U)
 
#define EXTI_RTSR_RT21_Msk   (0x1UL << EXTI_RTSR_RT21_Pos)
 
#define EXTI_RTSR_RT21   EXTI_RTSR_RT21_Msk
 
#define EXTI_RTSR_RT22_Pos   (22U)
 
#define EXTI_RTSR_RT22_Msk   (0x1UL << EXTI_RTSR_RT22_Pos)
 
#define EXTI_RTSR_RT22   EXTI_RTSR_RT22_Msk
 
#define EXTI_RTSR_TR0   EXTI_RTSR_RT0
 
#define EXTI_RTSR_TR1   EXTI_RTSR_RT1
 
#define EXTI_RTSR_TR2   EXTI_RTSR_RT2
 
#define EXTI_RTSR_TR3   EXTI_RTSR_RT3
 
#define EXTI_RTSR_TR4   EXTI_RTSR_RT4
 
#define EXTI_RTSR_TR5   EXTI_RTSR_RT5
 
#define EXTI_RTSR_TR6   EXTI_RTSR_RT6
 
#define EXTI_RTSR_TR7   EXTI_RTSR_RT7
 
#define EXTI_RTSR_TR8   EXTI_RTSR_RT8
 
#define EXTI_RTSR_TR9   EXTI_RTSR_RT9
 
#define EXTI_RTSR_TR10   EXTI_RTSR_RT10
 
#define EXTI_RTSR_TR11   EXTI_RTSR_RT11
 
#define EXTI_RTSR_TR12   EXTI_RTSR_RT12
 
#define EXTI_RTSR_TR13   EXTI_RTSR_RT13
 
#define EXTI_RTSR_TR14   EXTI_RTSR_RT14
 
#define EXTI_RTSR_TR15   EXTI_RTSR_RT15
 
#define EXTI_RTSR_TR16   EXTI_RTSR_RT16
 
#define EXTI_RTSR_TR17   EXTI_RTSR_RT17
 
#define EXTI_RTSR_TR19   EXTI_RTSR_RT19
 
#define EXTI_RTSR_TR20   EXTI_RTSR_RT20
 
#define EXTI_RTSR_TR21   EXTI_RTSR_RT21
 
#define EXTI_RTSR_TR22   EXTI_RTSR_RT22
 
#define EXTI_FTSR_FT0_Pos   (0U)
 
#define EXTI_FTSR_FT0_Msk   (0x1UL << EXTI_FTSR_FT0_Pos)
 
#define EXTI_FTSR_FT0   EXTI_FTSR_FT0_Msk
 
#define EXTI_FTSR_FT1_Pos   (1U)
 
#define EXTI_FTSR_FT1_Msk   (0x1UL << EXTI_FTSR_FT1_Pos)
 
#define EXTI_FTSR_FT1   EXTI_FTSR_FT1_Msk
 
#define EXTI_FTSR_FT2_Pos   (2U)
 
#define EXTI_FTSR_FT2_Msk   (0x1UL << EXTI_FTSR_FT2_Pos)
 
#define EXTI_FTSR_FT2   EXTI_FTSR_FT2_Msk
 
#define EXTI_FTSR_FT3_Pos   (3U)
 
#define EXTI_FTSR_FT3_Msk   (0x1UL << EXTI_FTSR_FT3_Pos)
 
#define EXTI_FTSR_FT3   EXTI_FTSR_FT3_Msk
 
#define EXTI_FTSR_FT4_Pos   (4U)
 
#define EXTI_FTSR_FT4_Msk   (0x1UL << EXTI_FTSR_FT4_Pos)
 
#define EXTI_FTSR_FT4   EXTI_FTSR_FT4_Msk
 
#define EXTI_FTSR_FT5_Pos   (5U)
 
#define EXTI_FTSR_FT5_Msk   (0x1UL << EXTI_FTSR_FT5_Pos)
 
#define EXTI_FTSR_FT5   EXTI_FTSR_FT5_Msk
 
#define EXTI_FTSR_FT6_Pos   (6U)
 
#define EXTI_FTSR_FT6_Msk   (0x1UL << EXTI_FTSR_FT6_Pos)
 
#define EXTI_FTSR_FT6   EXTI_FTSR_FT6_Msk
 
#define EXTI_FTSR_FT7_Pos   (7U)
 
#define EXTI_FTSR_FT7_Msk   (0x1UL << EXTI_FTSR_FT7_Pos)
 
#define EXTI_FTSR_FT7   EXTI_FTSR_FT7_Msk
 
#define EXTI_FTSR_FT8_Pos   (8U)
 
#define EXTI_FTSR_FT8_Msk   (0x1UL << EXTI_FTSR_FT8_Pos)
 
#define EXTI_FTSR_FT8   EXTI_FTSR_FT8_Msk
 
#define EXTI_FTSR_FT9_Pos   (9U)
 
#define EXTI_FTSR_FT9_Msk   (0x1UL << EXTI_FTSR_FT9_Pos)
 
#define EXTI_FTSR_FT9   EXTI_FTSR_FT9_Msk
 
#define EXTI_FTSR_FT10_Pos   (10U)
 
#define EXTI_FTSR_FT10_Msk   (0x1UL << EXTI_FTSR_FT10_Pos)
 
#define EXTI_FTSR_FT10   EXTI_FTSR_FT10_Msk
 
#define EXTI_FTSR_FT11_Pos   (11U)
 
#define EXTI_FTSR_FT11_Msk   (0x1UL << EXTI_FTSR_FT11_Pos)
 
#define EXTI_FTSR_FT11   EXTI_FTSR_FT11_Msk
 
#define EXTI_FTSR_FT12_Pos   (12U)
 
#define EXTI_FTSR_FT12_Msk   (0x1UL << EXTI_FTSR_FT12_Pos)
 
#define EXTI_FTSR_FT12   EXTI_FTSR_FT12_Msk
 
#define EXTI_FTSR_FT13_Pos   (13U)
 
#define EXTI_FTSR_FT13_Msk   (0x1UL << EXTI_FTSR_FT13_Pos)
 
#define EXTI_FTSR_FT13   EXTI_FTSR_FT13_Msk
 
#define EXTI_FTSR_FT14_Pos   (14U)
 
#define EXTI_FTSR_FT14_Msk   (0x1UL << EXTI_FTSR_FT14_Pos)
 
#define EXTI_FTSR_FT14   EXTI_FTSR_FT14_Msk
 
#define EXTI_FTSR_FT15_Pos   (15U)
 
#define EXTI_FTSR_FT15_Msk   (0x1UL << EXTI_FTSR_FT15_Pos)
 
#define EXTI_FTSR_FT15   EXTI_FTSR_FT15_Msk
 
#define EXTI_FTSR_FT16_Pos   (16U)
 
#define EXTI_FTSR_FT16_Msk   (0x1UL << EXTI_FTSR_FT16_Pos)
 
#define EXTI_FTSR_FT16   EXTI_FTSR_FT16_Msk
 
#define EXTI_FTSR_FT17_Pos   (17U)
 
#define EXTI_FTSR_FT17_Msk   (0x1UL << EXTI_FTSR_FT17_Pos)
 
#define EXTI_FTSR_FT17   EXTI_FTSR_FT17_Msk
 
#define EXTI_FTSR_FT19_Pos   (19U)
 
#define EXTI_FTSR_FT19_Msk   (0x1UL << EXTI_FTSR_FT19_Pos)
 
#define EXTI_FTSR_FT19   EXTI_FTSR_FT19_Msk
 
#define EXTI_FTSR_FT20_Pos   (20U)
 
#define EXTI_FTSR_FT20_Msk   (0x1UL << EXTI_FTSR_FT20_Pos)
 
#define EXTI_FTSR_FT20   EXTI_FTSR_FT20_Msk
 
#define EXTI_FTSR_FT21_Pos   (21U)
 
#define EXTI_FTSR_FT21_Msk   (0x1UL << EXTI_FTSR_FT21_Pos)
 
#define EXTI_FTSR_FT21   EXTI_FTSR_FT21_Msk
 
#define EXTI_FTSR_FT22_Pos   (22U)
 
#define EXTI_FTSR_FT22_Msk   (0x1UL << EXTI_FTSR_FT22_Pos)
 
#define EXTI_FTSR_FT22   EXTI_FTSR_FT22_Msk
 
#define EXTI_FTSR_TR0   EXTI_FTSR_FT0
 
#define EXTI_FTSR_TR1   EXTI_FTSR_FT1
 
#define EXTI_FTSR_TR2   EXTI_FTSR_FT2
 
#define EXTI_FTSR_TR3   EXTI_FTSR_FT3
 
#define EXTI_FTSR_TR4   EXTI_FTSR_FT4
 
#define EXTI_FTSR_TR5   EXTI_FTSR_FT5
 
#define EXTI_FTSR_TR6   EXTI_FTSR_FT6
 
#define EXTI_FTSR_TR7   EXTI_FTSR_FT7
 
#define EXTI_FTSR_TR8   EXTI_FTSR_FT8
 
#define EXTI_FTSR_TR9   EXTI_FTSR_FT9
 
#define EXTI_FTSR_TR10   EXTI_FTSR_FT10
 
#define EXTI_FTSR_TR11   EXTI_FTSR_FT11
 
#define EXTI_FTSR_TR12   EXTI_FTSR_FT12
 
#define EXTI_FTSR_TR13   EXTI_FTSR_FT13
 
#define EXTI_FTSR_TR14   EXTI_FTSR_FT14
 
#define EXTI_FTSR_TR15   EXTI_FTSR_FT15
 
#define EXTI_FTSR_TR16   EXTI_FTSR_FT16
 
#define EXTI_FTSR_TR17   EXTI_FTSR_FT17
 
#define EXTI_FTSR_TR19   EXTI_FTSR_FT19
 
#define EXTI_FTSR_TR20   EXTI_FTSR_FT20
 
#define EXTI_FTSR_TR21   EXTI_FTSR_FT21
 
#define EXTI_FTSR_TR22   EXTI_FTSR_FT22
 
#define EXTI_SWIER_SWI0_Pos   (0U)
 
#define EXTI_SWIER_SWI0_Msk   (0x1UL << EXTI_SWIER_SWI0_Pos)
 
#define EXTI_SWIER_SWI0   EXTI_SWIER_SWI0_Msk
 
#define EXTI_SWIER_SWI1_Pos   (1U)
 
#define EXTI_SWIER_SWI1_Msk   (0x1UL << EXTI_SWIER_SWI1_Pos)
 
#define EXTI_SWIER_SWI1   EXTI_SWIER_SWI1_Msk
 
#define EXTI_SWIER_SWI2_Pos   (2U)
 
#define EXTI_SWIER_SWI2_Msk   (0x1UL << EXTI_SWIER_SWI2_Pos)
 
#define EXTI_SWIER_SWI2   EXTI_SWIER_SWI2_Msk
 
#define EXTI_SWIER_SWI3_Pos   (3U)
 
#define EXTI_SWIER_SWI3_Msk   (0x1UL << EXTI_SWIER_SWI3_Pos)
 
#define EXTI_SWIER_SWI3   EXTI_SWIER_SWI3_Msk
 
#define EXTI_SWIER_SWI4_Pos   (4U)
 
#define EXTI_SWIER_SWI4_Msk   (0x1UL << EXTI_SWIER_SWI4_Pos)
 
#define EXTI_SWIER_SWI4   EXTI_SWIER_SWI4_Msk
 
#define EXTI_SWIER_SWI5_Pos   (5U)
 
#define EXTI_SWIER_SWI5_Msk   (0x1UL << EXTI_SWIER_SWI5_Pos)
 
#define EXTI_SWIER_SWI5   EXTI_SWIER_SWI5_Msk
 
#define EXTI_SWIER_SWI6_Pos   (6U)
 
#define EXTI_SWIER_SWI6_Msk   (0x1UL << EXTI_SWIER_SWI6_Pos)
 
#define EXTI_SWIER_SWI6   EXTI_SWIER_SWI6_Msk
 
#define EXTI_SWIER_SWI7_Pos   (7U)
 
#define EXTI_SWIER_SWI7_Msk   (0x1UL << EXTI_SWIER_SWI7_Pos)
 
#define EXTI_SWIER_SWI7   EXTI_SWIER_SWI7_Msk
 
#define EXTI_SWIER_SWI8_Pos   (8U)
 
#define EXTI_SWIER_SWI8_Msk   (0x1UL << EXTI_SWIER_SWI8_Pos)
 
#define EXTI_SWIER_SWI8   EXTI_SWIER_SWI8_Msk
 
#define EXTI_SWIER_SWI9_Pos   (9U)
 
#define EXTI_SWIER_SWI9_Msk   (0x1UL << EXTI_SWIER_SWI9_Pos)
 
#define EXTI_SWIER_SWI9   EXTI_SWIER_SWI9_Msk
 
#define EXTI_SWIER_SWI10_Pos   (10U)
 
#define EXTI_SWIER_SWI10_Msk   (0x1UL << EXTI_SWIER_SWI10_Pos)
 
#define EXTI_SWIER_SWI10   EXTI_SWIER_SWI10_Msk
 
#define EXTI_SWIER_SWI11_Pos   (11U)
 
#define EXTI_SWIER_SWI11_Msk   (0x1UL << EXTI_SWIER_SWI11_Pos)
 
#define EXTI_SWIER_SWI11   EXTI_SWIER_SWI11_Msk
 
#define EXTI_SWIER_SWI12_Pos   (12U)
 
#define EXTI_SWIER_SWI12_Msk   (0x1UL << EXTI_SWIER_SWI12_Pos)
 
#define EXTI_SWIER_SWI12   EXTI_SWIER_SWI12_Msk
 
#define EXTI_SWIER_SWI13_Pos   (13U)
 
#define EXTI_SWIER_SWI13_Msk   (0x1UL << EXTI_SWIER_SWI13_Pos)
 
#define EXTI_SWIER_SWI13   EXTI_SWIER_SWI13_Msk
 
#define EXTI_SWIER_SWI14_Pos   (14U)
 
#define EXTI_SWIER_SWI14_Msk   (0x1UL << EXTI_SWIER_SWI14_Pos)
 
#define EXTI_SWIER_SWI14   EXTI_SWIER_SWI14_Msk
 
#define EXTI_SWIER_SWI15_Pos   (15U)
 
#define EXTI_SWIER_SWI15_Msk   (0x1UL << EXTI_SWIER_SWI15_Pos)
 
#define EXTI_SWIER_SWI15   EXTI_SWIER_SWI15_Msk
 
#define EXTI_SWIER_SWI16_Pos   (16U)
 
#define EXTI_SWIER_SWI16_Msk   (0x1UL << EXTI_SWIER_SWI16_Pos)
 
#define EXTI_SWIER_SWI16   EXTI_SWIER_SWI16_Msk
 
#define EXTI_SWIER_SWI17_Pos   (17U)
 
#define EXTI_SWIER_SWI17_Msk   (0x1UL << EXTI_SWIER_SWI17_Pos)
 
#define EXTI_SWIER_SWI17   EXTI_SWIER_SWI17_Msk
 
#define EXTI_SWIER_SWI19_Pos   (19U)
 
#define EXTI_SWIER_SWI19_Msk   (0x1UL << EXTI_SWIER_SWI19_Pos)
 
#define EXTI_SWIER_SWI19   EXTI_SWIER_SWI19_Msk
 
#define EXTI_SWIER_SWI20_Pos   (20U)
 
#define EXTI_SWIER_SWI20_Msk   (0x1UL << EXTI_SWIER_SWI20_Pos)
 
#define EXTI_SWIER_SWI20   EXTI_SWIER_SWI20_Msk
 
#define EXTI_SWIER_SWI21_Pos   (21U)
 
#define EXTI_SWIER_SWI21_Msk   (0x1UL << EXTI_SWIER_SWI21_Pos)
 
#define EXTI_SWIER_SWI21   EXTI_SWIER_SWI21_Msk
 
#define EXTI_SWIER_SWI22_Pos   (22U)
 
#define EXTI_SWIER_SWI22_Msk   (0x1UL << EXTI_SWIER_SWI22_Pos)
 
#define EXTI_SWIER_SWI22   EXTI_SWIER_SWI22_Msk
 
#define EXTI_SWIER_SWIER0   EXTI_SWIER_SWI0
 
#define EXTI_SWIER_SWIER1   EXTI_SWIER_SWI1
 
#define EXTI_SWIER_SWIER2   EXTI_SWIER_SWI2
 
#define EXTI_SWIER_SWIER3   EXTI_SWIER_SWI3
 
#define EXTI_SWIER_SWIER4   EXTI_SWIER_SWI4
 
#define EXTI_SWIER_SWIER5   EXTI_SWIER_SWI5
 
#define EXTI_SWIER_SWIER6   EXTI_SWIER_SWI6
 
#define EXTI_SWIER_SWIER7   EXTI_SWIER_SWI7
 
#define EXTI_SWIER_SWIER8   EXTI_SWIER_SWI8
 
#define EXTI_SWIER_SWIER9   EXTI_SWIER_SWI9
 
#define EXTI_SWIER_SWIER10   EXTI_SWIER_SWI10
 
#define EXTI_SWIER_SWIER11   EXTI_SWIER_SWI11
 
#define EXTI_SWIER_SWIER12   EXTI_SWIER_SWI12
 
#define EXTI_SWIER_SWIER13   EXTI_SWIER_SWI13
 
#define EXTI_SWIER_SWIER14   EXTI_SWIER_SWI14
 
#define EXTI_SWIER_SWIER15   EXTI_SWIER_SWI15
 
#define EXTI_SWIER_SWIER16   EXTI_SWIER_SWI16
 
#define EXTI_SWIER_SWIER17   EXTI_SWIER_SWI17
 
#define EXTI_SWIER_SWIER19   EXTI_SWIER_SWI19
 
#define EXTI_SWIER_SWIER20   EXTI_SWIER_SWI20
 
#define EXTI_SWIER_SWIER21   EXTI_SWIER_SWI21
 
#define EXTI_SWIER_SWIER22   EXTI_SWIER_SWI22
 
#define EXTI_PR_PIF0_Pos   (0U)
 
#define EXTI_PR_PIF0_Msk   (0x1UL << EXTI_PR_PIF0_Pos)
 
#define EXTI_PR_PIF0   EXTI_PR_PIF0_Msk
 
#define EXTI_PR_PIF1_Pos   (1U)
 
#define EXTI_PR_PIF1_Msk   (0x1UL << EXTI_PR_PIF1_Pos)
 
#define EXTI_PR_PIF1   EXTI_PR_PIF1_Msk
 
#define EXTI_PR_PIF2_Pos   (2U)
 
#define EXTI_PR_PIF2_Msk   (0x1UL << EXTI_PR_PIF2_Pos)
 
#define EXTI_PR_PIF2   EXTI_PR_PIF2_Msk
 
#define EXTI_PR_PIF3_Pos   (3U)
 
#define EXTI_PR_PIF3_Msk   (0x1UL << EXTI_PR_PIF3_Pos)
 
#define EXTI_PR_PIF3   EXTI_PR_PIF3_Msk
 
#define EXTI_PR_PIF4_Pos   (4U)
 
#define EXTI_PR_PIF4_Msk   (0x1UL << EXTI_PR_PIF4_Pos)
 
#define EXTI_PR_PIF4   EXTI_PR_PIF4_Msk
 
#define EXTI_PR_PIF5_Pos   (5U)
 
#define EXTI_PR_PIF5_Msk   (0x1UL << EXTI_PR_PIF5_Pos)
 
#define EXTI_PR_PIF5   EXTI_PR_PIF5_Msk
 
#define EXTI_PR_PIF6_Pos   (6U)
 
#define EXTI_PR_PIF6_Msk   (0x1UL << EXTI_PR_PIF6_Pos)
 
#define EXTI_PR_PIF6   EXTI_PR_PIF6_Msk
 
#define EXTI_PR_PIF7_Pos   (7U)
 
#define EXTI_PR_PIF7_Msk   (0x1UL << EXTI_PR_PIF7_Pos)
 
#define EXTI_PR_PIF7   EXTI_PR_PIF7_Msk
 
#define EXTI_PR_PIF8_Pos   (8U)
 
#define EXTI_PR_PIF8_Msk   (0x1UL << EXTI_PR_PIF8_Pos)
 
#define EXTI_PR_PIF8   EXTI_PR_PIF8_Msk
 
#define EXTI_PR_PIF9_Pos   (9U)
 
#define EXTI_PR_PIF9_Msk   (0x1UL << EXTI_PR_PIF9_Pos)
 
#define EXTI_PR_PIF9   EXTI_PR_PIF9_Msk
 
#define EXTI_PR_PIF10_Pos   (10U)
 
#define EXTI_PR_PIF10_Msk   (0x1UL << EXTI_PR_PIF10_Pos)
 
#define EXTI_PR_PIF10   EXTI_PR_PIF10_Msk
 
#define EXTI_PR_PIF11_Pos   (11U)
 
#define EXTI_PR_PIF11_Msk   (0x1UL << EXTI_PR_PIF11_Pos)
 
#define EXTI_PR_PIF11   EXTI_PR_PIF11_Msk
 
#define EXTI_PR_PIF12_Pos   (12U)
 
#define EXTI_PR_PIF12_Msk   (0x1UL << EXTI_PR_PIF12_Pos)
 
#define EXTI_PR_PIF12   EXTI_PR_PIF12_Msk
 
#define EXTI_PR_PIF13_Pos   (13U)
 
#define EXTI_PR_PIF13_Msk   (0x1UL << EXTI_PR_PIF13_Pos)
 
#define EXTI_PR_PIF13   EXTI_PR_PIF13_Msk
 
#define EXTI_PR_PIF14_Pos   (14U)
 
#define EXTI_PR_PIF14_Msk   (0x1UL << EXTI_PR_PIF14_Pos)
 
#define EXTI_PR_PIF14   EXTI_PR_PIF14_Msk
 
#define EXTI_PR_PIF15_Pos   (15U)
 
#define EXTI_PR_PIF15_Msk   (0x1UL << EXTI_PR_PIF15_Pos)
 
#define EXTI_PR_PIF15   EXTI_PR_PIF15_Msk
 
#define EXTI_PR_PIF16_Pos   (16U)
 
#define EXTI_PR_PIF16_Msk   (0x1UL << EXTI_PR_PIF16_Pos)
 
#define EXTI_PR_PIF16   EXTI_PR_PIF16_Msk
 
#define EXTI_PR_PIF17_Pos   (17U)
 
#define EXTI_PR_PIF17_Msk   (0x1UL << EXTI_PR_PIF17_Pos)
 
#define EXTI_PR_PIF17   EXTI_PR_PIF17_Msk
 
#define EXTI_PR_PIF19_Pos   (19U)
 
#define EXTI_PR_PIF19_Msk   (0x1UL << EXTI_PR_PIF19_Pos)
 
#define EXTI_PR_PIF19   EXTI_PR_PIF19_Msk
 
#define EXTI_PR_PIF20_Pos   (20U)
 
#define EXTI_PR_PIF20_Msk   (0x1UL << EXTI_PR_PIF20_Pos)
 
#define EXTI_PR_PIF20   EXTI_PR_PIF20_Msk
 
#define EXTI_PR_PIF21_Pos   (21U)
 
#define EXTI_PR_PIF21_Msk   (0x1UL << EXTI_PR_PIF21_Pos)
 
#define EXTI_PR_PIF21   EXTI_PR_PIF21_Msk
 
#define EXTI_PR_PIF22_Pos   (22U)
 
#define EXTI_PR_PIF22_Msk   (0x1UL << EXTI_PR_PIF22_Pos)
 
#define EXTI_PR_PIF22   EXTI_PR_PIF22_Msk
 
#define EXTI_PR_PR0   EXTI_PR_PIF0
 
#define EXTI_PR_PR1   EXTI_PR_PIF1
 
#define EXTI_PR_PR2   EXTI_PR_PIF2
 
#define EXTI_PR_PR3   EXTI_PR_PIF3
 
#define EXTI_PR_PR4   EXTI_PR_PIF4
 
#define EXTI_PR_PR5   EXTI_PR_PIF5
 
#define EXTI_PR_PR6   EXTI_PR_PIF6
 
#define EXTI_PR_PR7   EXTI_PR_PIF7
 
#define EXTI_PR_PR8   EXTI_PR_PIF8
 
#define EXTI_PR_PR9   EXTI_PR_PIF9
 
#define EXTI_PR_PR10   EXTI_PR_PIF10
 
#define EXTI_PR_PR11   EXTI_PR_PIF11
 
#define EXTI_PR_PR12   EXTI_PR_PIF12
 
#define EXTI_PR_PR13   EXTI_PR_PIF13
 
#define EXTI_PR_PR14   EXTI_PR_PIF14
 
#define EXTI_PR_PR15   EXTI_PR_PIF15
 
#define EXTI_PR_PR16   EXTI_PR_PIF16
 
#define EXTI_PR_PR17   EXTI_PR_PIF17
 
#define EXTI_PR_PR19   EXTI_PR_PIF19
 
#define EXTI_PR_PR20   EXTI_PR_PIF20
 
#define EXTI_PR_PR21   EXTI_PR_PIF21
 
#define EXTI_PR_PR22   EXTI_PR_PIF22
 
#define FLASH_ACR_LATENCY_Pos   (0U)
 
#define FLASH_ACR_LATENCY_Msk   (0x1UL << FLASH_ACR_LATENCY_Pos)
 
#define FLASH_ACR_LATENCY   FLASH_ACR_LATENCY_Msk
 
#define FLASH_ACR_PRFTEN_Pos   (1U)
 
#define FLASH_ACR_PRFTEN_Msk   (0x1UL << FLASH_ACR_PRFTEN_Pos)
 
#define FLASH_ACR_PRFTEN   FLASH_ACR_PRFTEN_Msk
 
#define FLASH_ACR_SLEEP_PD_Pos   (3U)
 
#define FLASH_ACR_SLEEP_PD_Msk   (0x1UL << FLASH_ACR_SLEEP_PD_Pos)
 
#define FLASH_ACR_SLEEP_PD   FLASH_ACR_SLEEP_PD_Msk
 
#define FLASH_ACR_RUN_PD_Pos   (4U)
 
#define FLASH_ACR_RUN_PD_Msk   (0x1UL << FLASH_ACR_RUN_PD_Pos)
 
#define FLASH_ACR_RUN_PD   FLASH_ACR_RUN_PD_Msk
 
#define FLASH_ACR_DISAB_BUF_Pos   (5U)
 
#define FLASH_ACR_DISAB_BUF_Msk   (0x1UL << FLASH_ACR_DISAB_BUF_Pos)
 
#define FLASH_ACR_DISAB_BUF   FLASH_ACR_DISAB_BUF_Msk
 
#define FLASH_ACR_PRE_READ_Pos   (6U)
 
#define FLASH_ACR_PRE_READ_Msk   (0x1UL << FLASH_ACR_PRE_READ_Pos)
 
#define FLASH_ACR_PRE_READ   FLASH_ACR_PRE_READ_Msk
 
#define FLASH_PECR_PELOCK_Pos   (0U)
 
#define FLASH_PECR_PELOCK_Msk   (0x1UL << FLASH_PECR_PELOCK_Pos)
 
#define FLASH_PECR_PELOCK   FLASH_PECR_PELOCK_Msk
 
#define FLASH_PECR_PRGLOCK_Pos   (1U)
 
#define FLASH_PECR_PRGLOCK_Msk   (0x1UL << FLASH_PECR_PRGLOCK_Pos)
 
#define FLASH_PECR_PRGLOCK   FLASH_PECR_PRGLOCK_Msk
 
#define FLASH_PECR_OPTLOCK_Pos   (2U)
 
#define FLASH_PECR_OPTLOCK_Msk   (0x1UL << FLASH_PECR_OPTLOCK_Pos)
 
#define FLASH_PECR_OPTLOCK   FLASH_PECR_OPTLOCK_Msk
 
#define FLASH_PECR_PROG_Pos   (3U)
 
#define FLASH_PECR_PROG_Msk   (0x1UL << FLASH_PECR_PROG_Pos)
 
#define FLASH_PECR_PROG   FLASH_PECR_PROG_Msk
 
#define FLASH_PECR_DATA_Pos   (4U)
 
#define FLASH_PECR_DATA_Msk   (0x1UL << FLASH_PECR_DATA_Pos)
 
#define FLASH_PECR_DATA   FLASH_PECR_DATA_Msk
 
#define FLASH_PECR_FIX_Pos   (8U)
 
#define FLASH_PECR_FIX_Msk   (0x1UL << FLASH_PECR_FIX_Pos)
 
#define FLASH_PECR_FIX   FLASH_PECR_FIX_Msk
 
#define FLASH_PECR_ERASE_Pos   (9U)
 
#define FLASH_PECR_ERASE_Msk   (0x1UL << FLASH_PECR_ERASE_Pos)
 
#define FLASH_PECR_ERASE   FLASH_PECR_ERASE_Msk
 
#define FLASH_PECR_FPRG_Pos   (10U)
 
#define FLASH_PECR_FPRG_Msk   (0x1UL << FLASH_PECR_FPRG_Pos)
 
#define FLASH_PECR_FPRG   FLASH_PECR_FPRG_Msk
 
#define FLASH_PECR_EOPIE_Pos   (16U)
 
#define FLASH_PECR_EOPIE_Msk   (0x1UL << FLASH_PECR_EOPIE_Pos)
 
#define FLASH_PECR_EOPIE   FLASH_PECR_EOPIE_Msk
 
#define FLASH_PECR_ERRIE_Pos   (17U)
 
#define FLASH_PECR_ERRIE_Msk   (0x1UL << FLASH_PECR_ERRIE_Pos)
 
#define FLASH_PECR_ERRIE   FLASH_PECR_ERRIE_Msk
 
#define FLASH_PECR_OBL_LAUNCH_Pos   (18U)
 
#define FLASH_PECR_OBL_LAUNCH_Msk   (0x1UL << FLASH_PECR_OBL_LAUNCH_Pos)
 
#define FLASH_PECR_OBL_LAUNCH   FLASH_PECR_OBL_LAUNCH_Msk
 
#define FLASH_PECR_HALF_ARRAY_Pos   (19U)
 
#define FLASH_PECR_HALF_ARRAY_Msk   (0x1UL << FLASH_PECR_HALF_ARRAY_Pos)
 
#define FLASH_PECR_HALF_ARRAY   FLASH_PECR_HALF_ARRAY_Msk
 
#define FLASH_PDKEYR_PDKEYR_Pos   (0U)
 
#define FLASH_PDKEYR_PDKEYR_Msk   (0xFFFFFFFFUL << FLASH_PDKEYR_PDKEYR_Pos)
 
#define FLASH_PDKEYR_PDKEYR   FLASH_PDKEYR_PDKEYR_Msk
 
#define FLASH_PEKEYR_PEKEYR_Pos   (0U)
 
#define FLASH_PEKEYR_PEKEYR_Msk   (0xFFFFFFFFUL << FLASH_PEKEYR_PEKEYR_Pos)
 
#define FLASH_PEKEYR_PEKEYR   FLASH_PEKEYR_PEKEYR_Msk
 
#define FLASH_PRGKEYR_PRGKEYR_Pos   (0U)
 
#define FLASH_PRGKEYR_PRGKEYR_Msk   (0xFFFFFFFFUL << FLASH_PRGKEYR_PRGKEYR_Pos)
 
#define FLASH_PRGKEYR_PRGKEYR   FLASH_PRGKEYR_PRGKEYR_Msk
 
#define FLASH_OPTKEYR_OPTKEYR_Pos   (0U)
 
#define FLASH_OPTKEYR_OPTKEYR_Msk   (0xFFFFFFFFUL << FLASH_OPTKEYR_OPTKEYR_Pos)
 
#define FLASH_OPTKEYR_OPTKEYR   FLASH_OPTKEYR_OPTKEYR_Msk
 
#define FLASH_SR_BSY_Pos   (0U)
 
#define FLASH_SR_BSY_Msk   (0x1UL << FLASH_SR_BSY_Pos)
 
#define FLASH_SR_BSY   FLASH_SR_BSY_Msk
 
#define FLASH_SR_EOP_Pos   (1U)
 
#define FLASH_SR_EOP_Msk   (0x1UL << FLASH_SR_EOP_Pos)
 
#define FLASH_SR_EOP   FLASH_SR_EOP_Msk
 
#define FLASH_SR_HVOFF_Pos   (2U)
 
#define FLASH_SR_HVOFF_Msk   (0x1UL << FLASH_SR_HVOFF_Pos)
 
#define FLASH_SR_HVOFF   FLASH_SR_HVOFF_Msk
 
#define FLASH_SR_READY_Pos   (3U)
 
#define FLASH_SR_READY_Msk   (0x1UL << FLASH_SR_READY_Pos)
 
#define FLASH_SR_READY   FLASH_SR_READY_Msk
 
#define FLASH_SR_WRPERR_Pos   (8U)
 
#define FLASH_SR_WRPERR_Msk   (0x1UL << FLASH_SR_WRPERR_Pos)
 
#define FLASH_SR_WRPERR   FLASH_SR_WRPERR_Msk
 
#define FLASH_SR_PGAERR_Pos   (9U)
 
#define FLASH_SR_PGAERR_Msk   (0x1UL << FLASH_SR_PGAERR_Pos)
 
#define FLASH_SR_PGAERR   FLASH_SR_PGAERR_Msk
 
#define FLASH_SR_SIZERR_Pos   (10U)
 
#define FLASH_SR_SIZERR_Msk   (0x1UL << FLASH_SR_SIZERR_Pos)
 
#define FLASH_SR_SIZERR   FLASH_SR_SIZERR_Msk
 
#define FLASH_SR_OPTVERR_Pos   (11U)
 
#define FLASH_SR_OPTVERR_Msk   (0x1UL << FLASH_SR_OPTVERR_Pos)
 
#define FLASH_SR_OPTVERR   FLASH_SR_OPTVERR_Msk
 
#define FLASH_SR_RDERR_Pos   (13U)
 
#define FLASH_SR_RDERR_Msk   (0x1UL << FLASH_SR_RDERR_Pos)
 
#define FLASH_SR_RDERR   FLASH_SR_RDERR_Msk
 
#define FLASH_SR_NOTZEROERR_Pos   (16U)
 
#define FLASH_SR_NOTZEROERR_Msk   (0x1UL << FLASH_SR_NOTZEROERR_Pos)
 
#define FLASH_SR_NOTZEROERR   FLASH_SR_NOTZEROERR_Msk
 
#define FLASH_SR_FWWERR_Pos   (17U)
 
#define FLASH_SR_FWWERR_Msk   (0x1UL << FLASH_SR_FWWERR_Pos)
 
#define FLASH_SR_FWWERR   FLASH_SR_FWWERR_Msk
 
#define FLASH_SR_FWWER   FLASH_SR_FWWERR
 
#define FLASH_SR_ENHV   FLASH_SR_HVOFF
 
#define FLASH_SR_ENDHV   FLASH_SR_HVOFF
 
#define FLASH_OPTR_RDPROT_Pos   (0U)
 
#define FLASH_OPTR_RDPROT_Msk   (0xFFUL << FLASH_OPTR_RDPROT_Pos)
 
#define FLASH_OPTR_RDPROT   FLASH_OPTR_RDPROT_Msk
 
#define FLASH_OPTR_WPRMOD_Pos   (8U)
 
#define FLASH_OPTR_WPRMOD_Msk   (0x1UL << FLASH_OPTR_WPRMOD_Pos)
 
#define FLASH_OPTR_WPRMOD   FLASH_OPTR_WPRMOD_Msk
 
#define FLASH_OPTR_BOR_LEV_Pos   (16U)
 
#define FLASH_OPTR_BOR_LEV_Msk   (0xFUL << FLASH_OPTR_BOR_LEV_Pos)
 
#define FLASH_OPTR_BOR_LEV   FLASH_OPTR_BOR_LEV_Msk
 
#define FLASH_OPTR_IWDG_SW_Pos   (20U)
 
#define FLASH_OPTR_IWDG_SW_Msk   (0x1UL << FLASH_OPTR_IWDG_SW_Pos)
 
#define FLASH_OPTR_IWDG_SW   FLASH_OPTR_IWDG_SW_Msk
 
#define FLASH_OPTR_nRST_STOP_Pos   (21U)
 
#define FLASH_OPTR_nRST_STOP_Msk   (0x1UL << FLASH_OPTR_nRST_STOP_Pos)
 
#define FLASH_OPTR_nRST_STOP   FLASH_OPTR_nRST_STOP_Msk
 
#define FLASH_OPTR_nRST_STDBY_Pos   (22U)
 
#define FLASH_OPTR_nRST_STDBY_Msk   (0x1UL << FLASH_OPTR_nRST_STDBY_Pos)
 
#define FLASH_OPTR_nRST_STDBY   FLASH_OPTR_nRST_STDBY_Msk
 
#define FLASH_OPTR_USER_Pos   (20U)
 
#define FLASH_OPTR_USER_Msk   (0x7UL << FLASH_OPTR_USER_Pos)
 
#define FLASH_OPTR_USER   FLASH_OPTR_USER_Msk
 
#define FLASH_OPTR_BOOT1_Pos   (31U)
 
#define FLASH_OPTR_BOOT1_Msk   (0x1UL << FLASH_OPTR_BOOT1_Pos)
 
#define FLASH_OPTR_BOOT1   FLASH_OPTR_BOOT1_Msk
 
#define FLASH_WRPR_WRP_Pos   (0U)
 
#define FLASH_WRPR_WRP_Msk   (0xFFFFUL << FLASH_WRPR_WRP_Pos)
 
#define FLASH_WRPR_WRP   FLASH_WRPR_WRP_Msk
 
#define GPIO_MODER_MODE0_Pos   (0U)
 
#define GPIO_MODER_MODE0_Msk   (0x3UL << GPIO_MODER_MODE0_Pos)
 
#define GPIO_MODER_MODE0   GPIO_MODER_MODE0_Msk
 
#define GPIO_MODER_MODE0_0   (0x1UL << GPIO_MODER_MODE0_Pos)
 
#define GPIO_MODER_MODE0_1   (0x2UL << GPIO_MODER_MODE0_Pos)
 
#define GPIO_MODER_MODE1_Pos   (2U)
 
#define GPIO_MODER_MODE1_Msk   (0x3UL << GPIO_MODER_MODE1_Pos)
 
#define GPIO_MODER_MODE1   GPIO_MODER_MODE1_Msk
 
#define GPIO_MODER_MODE1_0   (0x1UL << GPIO_MODER_MODE1_Pos)
 
#define GPIO_MODER_MODE1_1   (0x2UL << GPIO_MODER_MODE1_Pos)
 
#define GPIO_MODER_MODE2_Pos   (4U)
 
#define GPIO_MODER_MODE2_Msk   (0x3UL << GPIO_MODER_MODE2_Pos)
 
#define GPIO_MODER_MODE2   GPIO_MODER_MODE2_Msk
 
#define GPIO_MODER_MODE2_0   (0x1UL << GPIO_MODER_MODE2_Pos)
 
#define GPIO_MODER_MODE2_1   (0x2UL << GPIO_MODER_MODE2_Pos)
 
#define GPIO_MODER_MODE3_Pos   (6U)
 
#define GPIO_MODER_MODE3_Msk   (0x3UL << GPIO_MODER_MODE3_Pos)
 
#define GPIO_MODER_MODE3   GPIO_MODER_MODE3_Msk
 
#define GPIO_MODER_MODE3_0   (0x1UL << GPIO_MODER_MODE3_Pos)
 
#define GPIO_MODER_MODE3_1   (0x2UL << GPIO_MODER_MODE3_Pos)
 
#define GPIO_MODER_MODE4_Pos   (8U)
 
#define GPIO_MODER_MODE4_Msk   (0x3UL << GPIO_MODER_MODE4_Pos)
 
#define GPIO_MODER_MODE4   GPIO_MODER_MODE4_Msk
 
#define GPIO_MODER_MODE4_0   (0x1UL << GPIO_MODER_MODE4_Pos)
 
#define GPIO_MODER_MODE4_1   (0x2UL << GPIO_MODER_MODE4_Pos)
 
#define GPIO_MODER_MODE5_Pos   (10U)
 
#define GPIO_MODER_MODE5_Msk   (0x3UL << GPIO_MODER_MODE5_Pos)
 
#define GPIO_MODER_MODE5   GPIO_MODER_MODE5_Msk
 
#define GPIO_MODER_MODE5_0   (0x1UL << GPIO_MODER_MODE5_Pos)
 
#define GPIO_MODER_MODE5_1   (0x2UL << GPIO_MODER_MODE5_Pos)
 
#define GPIO_MODER_MODE6_Pos   (12U)
 
#define GPIO_MODER_MODE6_Msk   (0x3UL << GPIO_MODER_MODE6_Pos)
 
#define GPIO_MODER_MODE6   GPIO_MODER_MODE6_Msk
 
#define GPIO_MODER_MODE6_0   (0x1UL << GPIO_MODER_MODE6_Pos)
 
#define GPIO_MODER_MODE6_1   (0x2UL << GPIO_MODER_MODE6_Pos)
 
#define GPIO_MODER_MODE7_Pos   (14U)
 
#define GPIO_MODER_MODE7_Msk   (0x3UL << GPIO_MODER_MODE7_Pos)
 
#define GPIO_MODER_MODE7   GPIO_MODER_MODE7_Msk
 
#define GPIO_MODER_MODE7_0   (0x1UL << GPIO_MODER_MODE7_Pos)
 
#define GPIO_MODER_MODE7_1   (0x2UL << GPIO_MODER_MODE7_Pos)
 
#define GPIO_MODER_MODE8_Pos   (16U)
 
#define GPIO_MODER_MODE8_Msk   (0x3UL << GPIO_MODER_MODE8_Pos)
 
#define GPIO_MODER_MODE8   GPIO_MODER_MODE8_Msk
 
#define GPIO_MODER_MODE8_0   (0x1UL << GPIO_MODER_MODE8_Pos)
 
#define GPIO_MODER_MODE8_1   (0x2UL << GPIO_MODER_MODE8_Pos)
 
#define GPIO_MODER_MODE9_Pos   (18U)
 
#define GPIO_MODER_MODE9_Msk   (0x3UL << GPIO_MODER_MODE9_Pos)
 
#define GPIO_MODER_MODE9   GPIO_MODER_MODE9_Msk
 
#define GPIO_MODER_MODE9_0   (0x1UL << GPIO_MODER_MODE9_Pos)
 
#define GPIO_MODER_MODE9_1   (0x2UL << GPIO_MODER_MODE9_Pos)
 
#define GPIO_MODER_MODE10_Pos   (20U)
 
#define GPIO_MODER_MODE10_Msk   (0x3UL << GPIO_MODER_MODE10_Pos)
 
#define GPIO_MODER_MODE10   GPIO_MODER_MODE10_Msk
 
#define GPIO_MODER_MODE10_0   (0x1UL << GPIO_MODER_MODE10_Pos)
 
#define GPIO_MODER_MODE10_1   (0x2UL << GPIO_MODER_MODE10_Pos)
 
#define GPIO_MODER_MODE11_Pos   (22U)
 
#define GPIO_MODER_MODE11_Msk   (0x3UL << GPIO_MODER_MODE11_Pos)
 
#define GPIO_MODER_MODE11   GPIO_MODER_MODE11_Msk
 
#define GPIO_MODER_MODE11_0   (0x1UL << GPIO_MODER_MODE11_Pos)
 
#define GPIO_MODER_MODE11_1   (0x2UL << GPIO_MODER_MODE11_Pos)
 
#define GPIO_MODER_MODE12_Pos   (24U)
 
#define GPIO_MODER_MODE12_Msk   (0x3UL << GPIO_MODER_MODE12_Pos)
 
#define GPIO_MODER_MODE12   GPIO_MODER_MODE12_Msk
 
#define GPIO_MODER_MODE12_0   (0x1UL << GPIO_MODER_MODE12_Pos)
 
#define GPIO_MODER_MODE12_1   (0x2UL << GPIO_MODER_MODE12_Pos)
 
#define GPIO_MODER_MODE13_Pos   (26U)
 
#define GPIO_MODER_MODE13_Msk   (0x3UL << GPIO_MODER_MODE13_Pos)
 
#define GPIO_MODER_MODE13   GPIO_MODER_MODE13_Msk
 
#define GPIO_MODER_MODE13_0   (0x1UL << GPIO_MODER_MODE13_Pos)
 
#define GPIO_MODER_MODE13_1   (0x2UL << GPIO_MODER_MODE13_Pos)
 
#define GPIO_MODER_MODE14_Pos   (28U)
 
#define GPIO_MODER_MODE14_Msk   (0x3UL << GPIO_MODER_MODE14_Pos)
 
#define GPIO_MODER_MODE14   GPIO_MODER_MODE14_Msk
 
#define GPIO_MODER_MODE14_0   (0x1UL << GPIO_MODER_MODE14_Pos)
 
#define GPIO_MODER_MODE14_1   (0x2UL << GPIO_MODER_MODE14_Pos)
 
#define GPIO_MODER_MODE15_Pos   (30U)
 
#define GPIO_MODER_MODE15_Msk   (0x3UL << GPIO_MODER_MODE15_Pos)
 
#define GPIO_MODER_MODE15   GPIO_MODER_MODE15_Msk
 
#define GPIO_MODER_MODE15_0   (0x1UL << GPIO_MODER_MODE15_Pos)
 
#define GPIO_MODER_MODE15_1   (0x2UL << GPIO_MODER_MODE15_Pos)
 
#define GPIO_OTYPER_OT_0   (0x00000001U)
 
#define GPIO_OTYPER_OT_1   (0x00000002U)
 
#define GPIO_OTYPER_OT_2   (0x00000004U)
 
#define GPIO_OTYPER_OT_3   (0x00000008U)
 
#define GPIO_OTYPER_OT_4   (0x00000010U)
 
#define GPIO_OTYPER_OT_5   (0x00000020U)
 
#define GPIO_OTYPER_OT_6   (0x00000040U)
 
#define GPIO_OTYPER_OT_7   (0x00000080U)
 
#define GPIO_OTYPER_OT_8   (0x00000100U)
 
#define GPIO_OTYPER_OT_9   (0x00000200U)
 
#define GPIO_OTYPER_OT_10   (0x00000400U)
 
#define GPIO_OTYPER_OT_11   (0x00000800U)
 
#define GPIO_OTYPER_OT_12   (0x00001000U)
 
#define GPIO_OTYPER_OT_13   (0x00002000U)
 
#define GPIO_OTYPER_OT_14   (0x00004000U)
 
#define GPIO_OTYPER_OT_15   (0x00008000U)
 
#define GPIO_OSPEEDER_OSPEED0_Pos   (0U)
 
#define GPIO_OSPEEDER_OSPEED0_Msk   (0x3UL << GPIO_OSPEEDER_OSPEED0_Pos)
 
#define GPIO_OSPEEDER_OSPEED0   GPIO_OSPEEDER_OSPEED0_Msk
 
#define GPIO_OSPEEDER_OSPEED0_0   (0x1UL << GPIO_OSPEEDER_OSPEED0_Pos)
 
#define GPIO_OSPEEDER_OSPEED0_1   (0x2UL << GPIO_OSPEEDER_OSPEED0_Pos)
 
#define GPIO_OSPEEDER_OSPEED1_Pos   (2U)
 
#define GPIO_OSPEEDER_OSPEED1_Msk   (0x3UL << GPIO_OSPEEDER_OSPEED1_Pos)
 
#define GPIO_OSPEEDER_OSPEED1   GPIO_OSPEEDER_OSPEED1_Msk
 
#define GPIO_OSPEEDER_OSPEED1_0   (0x1UL << GPIO_OSPEEDER_OSPEED1_Pos)
 
#define GPIO_OSPEEDER_OSPEED1_1   (0x2UL << GPIO_OSPEEDER_OSPEED1_Pos)
 
#define GPIO_OSPEEDER_OSPEED2_Pos   (4U)
 
#define GPIO_OSPEEDER_OSPEED2_Msk   (0x3UL << GPIO_OSPEEDER_OSPEED2_Pos)
 
#define GPIO_OSPEEDER_OSPEED2   GPIO_OSPEEDER_OSPEED2_Msk
 
#define GPIO_OSPEEDER_OSPEED2_0   (0x1UL << GPIO_OSPEEDER_OSPEED2_Pos)
 
#define GPIO_OSPEEDER_OSPEED2_1   (0x2UL << GPIO_OSPEEDER_OSPEED2_Pos)
 
#define GPIO_OSPEEDER_OSPEED3_Pos   (6U)
 
#define GPIO_OSPEEDER_OSPEED3_Msk   (0x3UL << GPIO_OSPEEDER_OSPEED3_Pos)
 
#define GPIO_OSPEEDER_OSPEED3   GPIO_OSPEEDER_OSPEED3_Msk
 
#define GPIO_OSPEEDER_OSPEED3_0   (0x1UL << GPIO_OSPEEDER_OSPEED3_Pos)
 
#define GPIO_OSPEEDER_OSPEED3_1   (0x2UL << GPIO_OSPEEDER_OSPEED3_Pos)
 
#define GPIO_OSPEEDER_OSPEED4_Pos   (8U)
 
#define GPIO_OSPEEDER_OSPEED4_Msk   (0x3UL << GPIO_OSPEEDER_OSPEED4_Pos)
 
#define GPIO_OSPEEDER_OSPEED4   GPIO_OSPEEDER_OSPEED4_Msk
 
#define GPIO_OSPEEDER_OSPEED4_0   (0x1UL << GPIO_OSPEEDER_OSPEED4_Pos)
 
#define GPIO_OSPEEDER_OSPEED4_1   (0x2UL << GPIO_OSPEEDER_OSPEED4_Pos)
 
#define GPIO_OSPEEDER_OSPEED5_Pos   (10U)
 
#define GPIO_OSPEEDER_OSPEED5_Msk   (0x3UL << GPIO_OSPEEDER_OSPEED5_Pos)
 
#define GPIO_OSPEEDER_OSPEED5   GPIO_OSPEEDER_OSPEED5_Msk
 
#define GPIO_OSPEEDER_OSPEED5_0   (0x1UL << GPIO_OSPEEDER_OSPEED5_Pos)
 
#define GPIO_OSPEEDER_OSPEED5_1   (0x2UL << GPIO_OSPEEDER_OSPEED5_Pos)
 
#define GPIO_OSPEEDER_OSPEED6_Pos   (12U)
 
#define GPIO_OSPEEDER_OSPEED6_Msk   (0x3UL << GPIO_OSPEEDER_OSPEED6_Pos)
 
#define GPIO_OSPEEDER_OSPEED6   GPIO_OSPEEDER_OSPEED6_Msk
 
#define GPIO_OSPEEDER_OSPEED6_0   (0x1UL << GPIO_OSPEEDER_OSPEED6_Pos)
 
#define GPIO_OSPEEDER_OSPEED6_1   (0x2UL << GPIO_OSPEEDER_OSPEED6_Pos)
 
#define GPIO_OSPEEDER_OSPEED7_Pos   (14U)
 
#define GPIO_OSPEEDER_OSPEED7_Msk   (0x3UL << GPIO_OSPEEDER_OSPEED7_Pos)
 
#define GPIO_OSPEEDER_OSPEED7   GPIO_OSPEEDER_OSPEED7_Msk
 
#define GPIO_OSPEEDER_OSPEED7_0   (0x1UL << GPIO_OSPEEDER_OSPEED7_Pos)
 
#define GPIO_OSPEEDER_OSPEED7_1   (0x2UL << GPIO_OSPEEDER_OSPEED7_Pos)
 
#define GPIO_OSPEEDER_OSPEED8_Pos   (16U)
 
#define GPIO_OSPEEDER_OSPEED8_Msk   (0x3UL << GPIO_OSPEEDER_OSPEED8_Pos)
 
#define GPIO_OSPEEDER_OSPEED8   GPIO_OSPEEDER_OSPEED8_Msk
 
#define GPIO_OSPEEDER_OSPEED8_0   (0x1UL << GPIO_OSPEEDER_OSPEED8_Pos)
 
#define GPIO_OSPEEDER_OSPEED8_1   (0x2UL << GPIO_OSPEEDER_OSPEED8_Pos)
 
#define GPIO_OSPEEDER_OSPEED9_Pos   (18U)
 
#define GPIO_OSPEEDER_OSPEED9_Msk   (0x3UL << GPIO_OSPEEDER_OSPEED9_Pos)
 
#define GPIO_OSPEEDER_OSPEED9   GPIO_OSPEEDER_OSPEED9_Msk
 
#define GPIO_OSPEEDER_OSPEED9_0   (0x1UL << GPIO_OSPEEDER_OSPEED9_Pos)
 
#define GPIO_OSPEEDER_OSPEED9_1   (0x2UL << GPIO_OSPEEDER_OSPEED9_Pos)
 
#define GPIO_OSPEEDER_OSPEED10_Pos   (20U)
 
#define GPIO_OSPEEDER_OSPEED10_Msk   (0x3UL << GPIO_OSPEEDER_OSPEED10_Pos)
 
#define GPIO_OSPEEDER_OSPEED10   GPIO_OSPEEDER_OSPEED10_Msk
 
#define GPIO_OSPEEDER_OSPEED10_0   (0x1UL << GPIO_OSPEEDER_OSPEED10_Pos)
 
#define GPIO_OSPEEDER_OSPEED10_1   (0x2UL << GPIO_OSPEEDER_OSPEED10_Pos)
 
#define GPIO_OSPEEDER_OSPEED11_Pos   (22U)
 
#define GPIO_OSPEEDER_OSPEED11_Msk   (0x3UL << GPIO_OSPEEDER_OSPEED11_Pos)
 
#define GPIO_OSPEEDER_OSPEED11   GPIO_OSPEEDER_OSPEED11_Msk
 
#define GPIO_OSPEEDER_OSPEED11_0   (0x1UL << GPIO_OSPEEDER_OSPEED11_Pos)
 
#define GPIO_OSPEEDER_OSPEED11_1   (0x2UL << GPIO_OSPEEDER_OSPEED11_Pos)
 
#define GPIO_OSPEEDER_OSPEED12_Pos   (24U)
 
#define GPIO_OSPEEDER_OSPEED12_Msk   (0x3UL << GPIO_OSPEEDER_OSPEED12_Pos)
 
#define GPIO_OSPEEDER_OSPEED12   GPIO_OSPEEDER_OSPEED12_Msk
 
#define GPIO_OSPEEDER_OSPEED12_0   (0x1UL << GPIO_OSPEEDER_OSPEED12_Pos)
 
#define GPIO_OSPEEDER_OSPEED12_1   (0x2UL << GPIO_OSPEEDER_OSPEED12_Pos)
 
#define GPIO_OSPEEDER_OSPEED13_Pos   (26U)
 
#define GPIO_OSPEEDER_OSPEED13_Msk   (0x3UL << GPIO_OSPEEDER_OSPEED13_Pos)
 
#define GPIO_OSPEEDER_OSPEED13   GPIO_OSPEEDER_OSPEED13_Msk
 
#define GPIO_OSPEEDER_OSPEED13_0   (0x1UL << GPIO_OSPEEDER_OSPEED13_Pos)
 
#define GPIO_OSPEEDER_OSPEED13_1   (0x2UL << GPIO_OSPEEDER_OSPEED13_Pos)
 
#define GPIO_OSPEEDER_OSPEED14_Pos   (28U)
 
#define GPIO_OSPEEDER_OSPEED14_Msk   (0x3UL << GPIO_OSPEEDER_OSPEED14_Pos)
 
#define GPIO_OSPEEDER_OSPEED14   GPIO_OSPEEDER_OSPEED14_Msk
 
#define GPIO_OSPEEDER_OSPEED14_0   (0x1UL << GPIO_OSPEEDER_OSPEED14_Pos)
 
#define GPIO_OSPEEDER_OSPEED14_1   (0x2UL << GPIO_OSPEEDER_OSPEED14_Pos)
 
#define GPIO_OSPEEDER_OSPEED15_Pos   (30U)
 
#define GPIO_OSPEEDER_OSPEED15_Msk   (0x3UL << GPIO_OSPEEDER_OSPEED15_Pos)
 
#define GPIO_OSPEEDER_OSPEED15   GPIO_OSPEEDER_OSPEED15_Msk
 
#define GPIO_OSPEEDER_OSPEED15_0   (0x1UL << GPIO_OSPEEDER_OSPEED15_Pos)
 
#define GPIO_OSPEEDER_OSPEED15_1   (0x2UL << GPIO_OSPEEDER_OSPEED15_Pos)
 
#define GPIO_PUPDR_PUPD0_Pos   (0U)
 
#define GPIO_PUPDR_PUPD0_Msk   (0x3UL << GPIO_PUPDR_PUPD0_Pos)
 
#define GPIO_PUPDR_PUPD0   GPIO_PUPDR_PUPD0_Msk
 
#define GPIO_PUPDR_PUPD0_0   (0x1UL << GPIO_PUPDR_PUPD0_Pos)
 
#define GPIO_PUPDR_PUPD0_1   (0x2UL << GPIO_PUPDR_PUPD0_Pos)
 
#define GPIO_PUPDR_PUPD1_Pos   (2U)
 
#define GPIO_PUPDR_PUPD1_Msk   (0x3UL << GPIO_PUPDR_PUPD1_Pos)
 
#define GPIO_PUPDR_PUPD1   GPIO_PUPDR_PUPD1_Msk
 
#define GPIO_PUPDR_PUPD1_0   (0x1UL << GPIO_PUPDR_PUPD1_Pos)
 
#define GPIO_PUPDR_PUPD1_1   (0x2UL << GPIO_PUPDR_PUPD1_Pos)
 
#define GPIO_PUPDR_PUPD2_Pos   (4U)
 
#define GPIO_PUPDR_PUPD2_Msk   (0x3UL << GPIO_PUPDR_PUPD2_Pos)
 
#define GPIO_PUPDR_PUPD2   GPIO_PUPDR_PUPD2_Msk
 
#define GPIO_PUPDR_PUPD2_0   (0x1UL << GPIO_PUPDR_PUPD2_Pos)
 
#define GPIO_PUPDR_PUPD2_1   (0x2UL << GPIO_PUPDR_PUPD2_Pos)
 
#define GPIO_PUPDR_PUPD3_Pos   (6U)
 
#define GPIO_PUPDR_PUPD3_Msk   (0x3UL << GPIO_PUPDR_PUPD3_Pos)
 
#define GPIO_PUPDR_PUPD3   GPIO_PUPDR_PUPD3_Msk
 
#define GPIO_PUPDR_PUPD3_0   (0x1UL << GPIO_PUPDR_PUPD3_Pos)
 
#define GPIO_PUPDR_PUPD3_1   (0x2UL << GPIO_PUPDR_PUPD3_Pos)
 
#define GPIO_PUPDR_PUPD4_Pos   (8U)
 
#define GPIO_PUPDR_PUPD4_Msk   (0x3UL << GPIO_PUPDR_PUPD4_Pos)
 
#define GPIO_PUPDR_PUPD4   GPIO_PUPDR_PUPD4_Msk
 
#define GPIO_PUPDR_PUPD4_0   (0x1UL << GPIO_PUPDR_PUPD4_Pos)
 
#define GPIO_PUPDR_PUPD4_1   (0x2UL << GPIO_PUPDR_PUPD4_Pos)
 
#define GPIO_PUPDR_PUPD5_Pos   (10U)
 
#define GPIO_PUPDR_PUPD5_Msk   (0x3UL << GPIO_PUPDR_PUPD5_Pos)
 
#define GPIO_PUPDR_PUPD5   GPIO_PUPDR_PUPD5_Msk
 
#define GPIO_PUPDR_PUPD5_0   (0x1UL << GPIO_PUPDR_PUPD5_Pos)
 
#define GPIO_PUPDR_PUPD5_1   (0x2UL << GPIO_PUPDR_PUPD5_Pos)
 
#define GPIO_PUPDR_PUPD6_Pos   (12U)
 
#define GPIO_PUPDR_PUPD6_Msk   (0x3UL << GPIO_PUPDR_PUPD6_Pos)
 
#define GPIO_PUPDR_PUPD6   GPIO_PUPDR_PUPD6_Msk
 
#define GPIO_PUPDR_PUPD6_0   (0x1UL << GPIO_PUPDR_PUPD6_Pos)
 
#define GPIO_PUPDR_PUPD6_1   (0x2UL << GPIO_PUPDR_PUPD6_Pos)
 
#define GPIO_PUPDR_PUPD7_Pos   (14U)
 
#define GPIO_PUPDR_PUPD7_Msk   (0x3UL << GPIO_PUPDR_PUPD7_Pos)
 
#define GPIO_PUPDR_PUPD7   GPIO_PUPDR_PUPD7_Msk
 
#define GPIO_PUPDR_PUPD7_0   (0x1UL << GPIO_PUPDR_PUPD7_Pos)
 
#define GPIO_PUPDR_PUPD7_1   (0x2UL << GPIO_PUPDR_PUPD7_Pos)
 
#define GPIO_PUPDR_PUPD8_Pos   (16U)
 
#define GPIO_PUPDR_PUPD8_Msk   (0x3UL << GPIO_PUPDR_PUPD8_Pos)
 
#define GPIO_PUPDR_PUPD8   GPIO_PUPDR_PUPD8_Msk
 
#define GPIO_PUPDR_PUPD8_0   (0x1UL << GPIO_PUPDR_PUPD8_Pos)
 
#define GPIO_PUPDR_PUPD8_1   (0x2UL << GPIO_PUPDR_PUPD8_Pos)
 
#define GPIO_PUPDR_PUPD9_Pos   (18U)
 
#define GPIO_PUPDR_PUPD9_Msk   (0x3UL << GPIO_PUPDR_PUPD9_Pos)
 
#define GPIO_PUPDR_PUPD9   GPIO_PUPDR_PUPD9_Msk
 
#define GPIO_PUPDR_PUPD9_0   (0x1UL << GPIO_PUPDR_PUPD9_Pos)
 
#define GPIO_PUPDR_PUPD9_1   (0x2UL << GPIO_PUPDR_PUPD9_Pos)
 
#define GPIO_PUPDR_PUPD10_Pos   (20U)
 
#define GPIO_PUPDR_PUPD10_Msk   (0x3UL << GPIO_PUPDR_PUPD10_Pos)
 
#define GPIO_PUPDR_PUPD10   GPIO_PUPDR_PUPD10_Msk
 
#define GPIO_PUPDR_PUPD10_0   (0x1UL << GPIO_PUPDR_PUPD10_Pos)
 
#define GPIO_PUPDR_PUPD10_1   (0x2UL << GPIO_PUPDR_PUPD10_Pos)
 
#define GPIO_PUPDR_PUPD11_Pos   (22U)
 
#define GPIO_PUPDR_PUPD11_Msk   (0x3UL << GPIO_PUPDR_PUPD11_Pos)
 
#define GPIO_PUPDR_PUPD11   GPIO_PUPDR_PUPD11_Msk
 
#define GPIO_PUPDR_PUPD11_0   (0x1UL << GPIO_PUPDR_PUPD11_Pos)
 
#define GPIO_PUPDR_PUPD11_1   (0x2UL << GPIO_PUPDR_PUPD11_Pos)
 
#define GPIO_PUPDR_PUPD12_Pos   (24U)
 
#define GPIO_PUPDR_PUPD12_Msk   (0x3UL << GPIO_PUPDR_PUPD12_Pos)
 
#define GPIO_PUPDR_PUPD12   GPIO_PUPDR_PUPD12_Msk
 
#define GPIO_PUPDR_PUPD12_0   (0x1UL << GPIO_PUPDR_PUPD12_Pos)
 
#define GPIO_PUPDR_PUPD12_1   (0x2UL << GPIO_PUPDR_PUPD12_Pos)
 
#define GPIO_PUPDR_PUPD13_Pos   (26U)
 
#define GPIO_PUPDR_PUPD13_Msk   (0x3UL << GPIO_PUPDR_PUPD13_Pos)
 
#define GPIO_PUPDR_PUPD13   GPIO_PUPDR_PUPD13_Msk
 
#define GPIO_PUPDR_PUPD13_0   (0x1UL << GPIO_PUPDR_PUPD13_Pos)
 
#define GPIO_PUPDR_PUPD13_1   (0x2UL << GPIO_PUPDR_PUPD13_Pos)
 
#define GPIO_PUPDR_PUPD14_Pos   (28U)
 
#define GPIO_PUPDR_PUPD14_Msk   (0x3UL << GPIO_PUPDR_PUPD14_Pos)
 
#define GPIO_PUPDR_PUPD14   GPIO_PUPDR_PUPD14_Msk
 
#define GPIO_PUPDR_PUPD14_0   (0x1UL << GPIO_PUPDR_PUPD14_Pos)
 
#define GPIO_PUPDR_PUPD14_1   (0x2UL << GPIO_PUPDR_PUPD14_Pos)
 
#define GPIO_PUPDR_PUPD15_Pos   (30U)
 
#define GPIO_PUPDR_PUPD15_Msk   (0x3UL << GPIO_PUPDR_PUPD15_Pos)
 
#define GPIO_PUPDR_PUPD15   GPIO_PUPDR_PUPD15_Msk
 
#define GPIO_PUPDR_PUPD15_0   (0x1UL << GPIO_PUPDR_PUPD15_Pos)
 
#define GPIO_PUPDR_PUPD15_1   (0x2UL << GPIO_PUPDR_PUPD15_Pos)
 
#define GPIO_IDR_ID0_Pos   (0U)
 
#define GPIO_IDR_ID0_Msk   (0x1UL << GPIO_IDR_ID0_Pos)
 
#define GPIO_IDR_ID0   GPIO_IDR_ID0_Msk
 
#define GPIO_IDR_ID1_Pos   (1U)
 
#define GPIO_IDR_ID1_Msk   (0x1UL << GPIO_IDR_ID1_Pos)
 
#define GPIO_IDR_ID1   GPIO_IDR_ID1_Msk
 
#define GPIO_IDR_ID2_Pos   (2U)
 
#define GPIO_IDR_ID2_Msk   (0x1UL << GPIO_IDR_ID2_Pos)
 
#define GPIO_IDR_ID2   GPIO_IDR_ID2_Msk
 
#define GPIO_IDR_ID3_Pos   (3U)
 
#define GPIO_IDR_ID3_Msk   (0x1UL << GPIO_IDR_ID3_Pos)
 
#define GPIO_IDR_ID3   GPIO_IDR_ID3_Msk
 
#define GPIO_IDR_ID4_Pos   (4U)
 
#define GPIO_IDR_ID4_Msk   (0x1UL << GPIO_IDR_ID4_Pos)
 
#define GPIO_IDR_ID4   GPIO_IDR_ID4_Msk
 
#define GPIO_IDR_ID5_Pos   (5U)
 
#define GPIO_IDR_ID5_Msk   (0x1UL << GPIO_IDR_ID5_Pos)
 
#define GPIO_IDR_ID5   GPIO_IDR_ID5_Msk
 
#define GPIO_IDR_ID6_Pos   (6U)
 
#define GPIO_IDR_ID6_Msk   (0x1UL << GPIO_IDR_ID6_Pos)
 
#define GPIO_IDR_ID6   GPIO_IDR_ID6_Msk
 
#define GPIO_IDR_ID7_Pos   (7U)
 
#define GPIO_IDR_ID7_Msk   (0x1UL << GPIO_IDR_ID7_Pos)
 
#define GPIO_IDR_ID7   GPIO_IDR_ID7_Msk
 
#define GPIO_IDR_ID8_Pos   (8U)
 
#define GPIO_IDR_ID8_Msk   (0x1UL << GPIO_IDR_ID8_Pos)
 
#define GPIO_IDR_ID8   GPIO_IDR_ID8_Msk
 
#define GPIO_IDR_ID9_Pos   (9U)
 
#define GPIO_IDR_ID9_Msk   (0x1UL << GPIO_IDR_ID9_Pos)
 
#define GPIO_IDR_ID9   GPIO_IDR_ID9_Msk
 
#define GPIO_IDR_ID10_Pos   (10U)
 
#define GPIO_IDR_ID10_Msk   (0x1UL << GPIO_IDR_ID10_Pos)
 
#define GPIO_IDR_ID10   GPIO_IDR_ID10_Msk
 
#define GPIO_IDR_ID11_Pos   (11U)
 
#define GPIO_IDR_ID11_Msk   (0x1UL << GPIO_IDR_ID11_Pos)
 
#define GPIO_IDR_ID11   GPIO_IDR_ID11_Msk
 
#define GPIO_IDR_ID12_Pos   (12U)
 
#define GPIO_IDR_ID12_Msk   (0x1UL << GPIO_IDR_ID12_Pos)
 
#define GPIO_IDR_ID12   GPIO_IDR_ID12_Msk
 
#define GPIO_IDR_ID13_Pos   (13U)
 
#define GPIO_IDR_ID13_Msk   (0x1UL << GPIO_IDR_ID13_Pos)
 
#define GPIO_IDR_ID13   GPIO_IDR_ID13_Msk
 
#define GPIO_IDR_ID14_Pos   (14U)
 
#define GPIO_IDR_ID14_Msk   (0x1UL << GPIO_IDR_ID14_Pos)
 
#define GPIO_IDR_ID14   GPIO_IDR_ID14_Msk
 
#define GPIO_IDR_ID15_Pos   (15U)
 
#define GPIO_IDR_ID15_Msk   (0x1UL << GPIO_IDR_ID15_Pos)
 
#define GPIO_IDR_ID15   GPIO_IDR_ID15_Msk
 
#define GPIO_ODR_OD0_Pos   (0U)
 
#define GPIO_ODR_OD0_Msk   (0x1UL << GPIO_ODR_OD0_Pos)
 
#define GPIO_ODR_OD0   GPIO_ODR_OD0_Msk
 
#define GPIO_ODR_OD1_Pos   (1U)
 
#define GPIO_ODR_OD1_Msk   (0x1UL << GPIO_ODR_OD1_Pos)
 
#define GPIO_ODR_OD1   GPIO_ODR_OD1_Msk
 
#define GPIO_ODR_OD2_Pos   (2U)
 
#define GPIO_ODR_OD2_Msk   (0x1UL << GPIO_ODR_OD2_Pos)
 
#define GPIO_ODR_OD2   GPIO_ODR_OD2_Msk
 
#define GPIO_ODR_OD3_Pos   (3U)
 
#define GPIO_ODR_OD3_Msk   (0x1UL << GPIO_ODR_OD3_Pos)
 
#define GPIO_ODR_OD3   GPIO_ODR_OD3_Msk
 
#define GPIO_ODR_OD4_Pos   (4U)
 
#define GPIO_ODR_OD4_Msk   (0x1UL << GPIO_ODR_OD4_Pos)
 
#define GPIO_ODR_OD4   GPIO_ODR_OD4_Msk
 
#define GPIO_ODR_OD5_Pos   (5U)
 
#define GPIO_ODR_OD5_Msk   (0x1UL << GPIO_ODR_OD5_Pos)
 
#define GPIO_ODR_OD5   GPIO_ODR_OD5_Msk
 
#define GPIO_ODR_OD6_Pos   (6U)
 
#define GPIO_ODR_OD6_Msk   (0x1UL << GPIO_ODR_OD6_Pos)
 
#define GPIO_ODR_OD6   GPIO_ODR_OD6_Msk
 
#define GPIO_ODR_OD7_Pos   (7U)
 
#define GPIO_ODR_OD7_Msk   (0x1UL << GPIO_ODR_OD7_Pos)
 
#define GPIO_ODR_OD7   GPIO_ODR_OD7_Msk
 
#define GPIO_ODR_OD8_Pos   (8U)
 
#define GPIO_ODR_OD8_Msk   (0x1UL << GPIO_ODR_OD8_Pos)
 
#define GPIO_ODR_OD8   GPIO_ODR_OD8_Msk
 
#define GPIO_ODR_OD9_Pos   (9U)
 
#define GPIO_ODR_OD9_Msk   (0x1UL << GPIO_ODR_OD9_Pos)
 
#define GPIO_ODR_OD9   GPIO_ODR_OD9_Msk
 
#define GPIO_ODR_OD10_Pos   (10U)
 
#define GPIO_ODR_OD10_Msk   (0x1UL << GPIO_ODR_OD10_Pos)
 
#define GPIO_ODR_OD10   GPIO_ODR_OD10_Msk
 
#define GPIO_ODR_OD11_Pos   (11U)
 
#define GPIO_ODR_OD11_Msk   (0x1UL << GPIO_ODR_OD11_Pos)
 
#define GPIO_ODR_OD11   GPIO_ODR_OD11_Msk
 
#define GPIO_ODR_OD12_Pos   (12U)
 
#define GPIO_ODR_OD12_Msk   (0x1UL << GPIO_ODR_OD12_Pos)
 
#define GPIO_ODR_OD12   GPIO_ODR_OD12_Msk
 
#define GPIO_ODR_OD13_Pos   (13U)
 
#define GPIO_ODR_OD13_Msk   (0x1UL << GPIO_ODR_OD13_Pos)
 
#define GPIO_ODR_OD13   GPIO_ODR_OD13_Msk
 
#define GPIO_ODR_OD14_Pos   (14U)
 
#define GPIO_ODR_OD14_Msk   (0x1UL << GPIO_ODR_OD14_Pos)
 
#define GPIO_ODR_OD14   GPIO_ODR_OD14_Msk
 
#define GPIO_ODR_OD15_Pos   (15U)
 
#define GPIO_ODR_OD15_Msk   (0x1UL << GPIO_ODR_OD15_Pos)
 
#define GPIO_ODR_OD15   GPIO_ODR_OD15_Msk
 
#define GPIO_BSRR_BS_0   (0x00000001U)
 
#define GPIO_BSRR_BS_1   (0x00000002U)
 
#define GPIO_BSRR_BS_2   (0x00000004U)
 
#define GPIO_BSRR_BS_3   (0x00000008U)
 
#define GPIO_BSRR_BS_4   (0x00000010U)
 
#define GPIO_BSRR_BS_5   (0x00000020U)
 
#define GPIO_BSRR_BS_6   (0x00000040U)
 
#define GPIO_BSRR_BS_7   (0x00000080U)
 
#define GPIO_BSRR_BS_8   (0x00000100U)
 
#define GPIO_BSRR_BS_9   (0x00000200U)
 
#define GPIO_BSRR_BS_10   (0x00000400U)
 
#define GPIO_BSRR_BS_11   (0x00000800U)
 
#define GPIO_BSRR_BS_12   (0x00001000U)
 
#define GPIO_BSRR_BS_13   (0x00002000U)
 
#define GPIO_BSRR_BS_14   (0x00004000U)
 
#define GPIO_BSRR_BS_15   (0x00008000U)
 
#define GPIO_BSRR_BR_0   (0x00010000U)
 
#define GPIO_BSRR_BR_1   (0x00020000U)
 
#define GPIO_BSRR_BR_2   (0x00040000U)
 
#define GPIO_BSRR_BR_3   (0x00080000U)
 
#define GPIO_BSRR_BR_4   (0x00100000U)
 
#define GPIO_BSRR_BR_5   (0x00200000U)
 
#define GPIO_BSRR_BR_6   (0x00400000U)
 
#define GPIO_BSRR_BR_7   (0x00800000U)
 
#define GPIO_BSRR_BR_8   (0x01000000U)
 
#define GPIO_BSRR_BR_9   (0x02000000U)
 
#define GPIO_BSRR_BR_10   (0x04000000U)
 
#define GPIO_BSRR_BR_11   (0x08000000U)
 
#define GPIO_BSRR_BR_12   (0x10000000U)
 
#define GPIO_BSRR_BR_13   (0x20000000U)
 
#define GPIO_BSRR_BR_14   (0x40000000U)
 
#define GPIO_BSRR_BR_15   (0x80000000U)
 
#define GPIO_LCKR_LCK0_Pos   (0U)
 
#define GPIO_LCKR_LCK0_Msk   (0x1UL << GPIO_LCKR_LCK0_Pos)
 
#define GPIO_LCKR_LCK0   GPIO_LCKR_LCK0_Msk
 
#define GPIO_LCKR_LCK1_Pos   (1U)
 
#define GPIO_LCKR_LCK1_Msk   (0x1UL << GPIO_LCKR_LCK1_Pos)
 
#define GPIO_LCKR_LCK1   GPIO_LCKR_LCK1_Msk
 
#define GPIO_LCKR_LCK2_Pos   (2U)
 
#define GPIO_LCKR_LCK2_Msk   (0x1UL << GPIO_LCKR_LCK2_Pos)
 
#define GPIO_LCKR_LCK2   GPIO_LCKR_LCK2_Msk
 
#define GPIO_LCKR_LCK3_Pos   (3U)
 
#define GPIO_LCKR_LCK3_Msk   (0x1UL << GPIO_LCKR_LCK3_Pos)
 
#define GPIO_LCKR_LCK3   GPIO_LCKR_LCK3_Msk
 
#define GPIO_LCKR_LCK4_Pos   (4U)
 
#define GPIO_LCKR_LCK4_Msk   (0x1UL << GPIO_LCKR_LCK4_Pos)
 
#define GPIO_LCKR_LCK4   GPIO_LCKR_LCK4_Msk
 
#define GPIO_LCKR_LCK5_Pos   (5U)
 
#define GPIO_LCKR_LCK5_Msk   (0x1UL << GPIO_LCKR_LCK5_Pos)
 
#define GPIO_LCKR_LCK5   GPIO_LCKR_LCK5_Msk
 
#define GPIO_LCKR_LCK6_Pos   (6U)
 
#define GPIO_LCKR_LCK6_Msk   (0x1UL << GPIO_LCKR_LCK6_Pos)
 
#define GPIO_LCKR_LCK6   GPIO_LCKR_LCK6_Msk
 
#define GPIO_LCKR_LCK7_Pos   (7U)
 
#define GPIO_LCKR_LCK7_Msk   (0x1UL << GPIO_LCKR_LCK7_Pos)
 
#define GPIO_LCKR_LCK7   GPIO_LCKR_LCK7_Msk
 
#define GPIO_LCKR_LCK8_Pos   (8U)
 
#define GPIO_LCKR_LCK8_Msk   (0x1UL << GPIO_LCKR_LCK8_Pos)
 
#define GPIO_LCKR_LCK8   GPIO_LCKR_LCK8_Msk
 
#define GPIO_LCKR_LCK9_Pos   (9U)
 
#define GPIO_LCKR_LCK9_Msk   (0x1UL << GPIO_LCKR_LCK9_Pos)
 
#define GPIO_LCKR_LCK9   GPIO_LCKR_LCK9_Msk
 
#define GPIO_LCKR_LCK10_Pos   (10U)
 
#define GPIO_LCKR_LCK10_Msk   (0x1UL << GPIO_LCKR_LCK10_Pos)
 
#define GPIO_LCKR_LCK10   GPIO_LCKR_LCK10_Msk
 
#define GPIO_LCKR_LCK11_Pos   (11U)
 
#define GPIO_LCKR_LCK11_Msk   (0x1UL << GPIO_LCKR_LCK11_Pos)
 
#define GPIO_LCKR_LCK11   GPIO_LCKR_LCK11_Msk
 
#define GPIO_LCKR_LCK12_Pos   (12U)
 
#define GPIO_LCKR_LCK12_Msk   (0x1UL << GPIO_LCKR_LCK12_Pos)
 
#define GPIO_LCKR_LCK12   GPIO_LCKR_LCK12_Msk
 
#define GPIO_LCKR_LCK13_Pos   (13U)
 
#define GPIO_LCKR_LCK13_Msk   (0x1UL << GPIO_LCKR_LCK13_Pos)
 
#define GPIO_LCKR_LCK13   GPIO_LCKR_LCK13_Msk
 
#define GPIO_LCKR_LCK14_Pos   (14U)
 
#define GPIO_LCKR_LCK14_Msk   (0x1UL << GPIO_LCKR_LCK14_Pos)
 
#define GPIO_LCKR_LCK14   GPIO_LCKR_LCK14_Msk
 
#define GPIO_LCKR_LCK15_Pos   (15U)
 
#define GPIO_LCKR_LCK15_Msk   (0x1UL << GPIO_LCKR_LCK15_Pos)
 
#define GPIO_LCKR_LCK15   GPIO_LCKR_LCK15_Msk
 
#define GPIO_LCKR_LCKK_Pos   (16U)
 
#define GPIO_LCKR_LCKK_Msk   (0x1UL << GPIO_LCKR_LCKK_Pos)
 
#define GPIO_LCKR_LCKK   GPIO_LCKR_LCKK_Msk
 
#define GPIO_AFRL_AFSEL0_Pos   (0U)
 
#define GPIO_AFRL_AFSEL0_Msk   (0xFUL << GPIO_AFRL_AFSEL0_Pos)
 
#define GPIO_AFRL_AFSEL0   GPIO_AFRL_AFSEL0_Msk
 
#define GPIO_AFRL_AFSEL1_Pos   (4U)
 
#define GPIO_AFRL_AFSEL1_Msk   (0xFUL << GPIO_AFRL_AFSEL1_Pos)
 
#define GPIO_AFRL_AFSEL1   GPIO_AFRL_AFSEL1_Msk
 
#define GPIO_AFRL_AFSEL2_Pos   (8U)
 
#define GPIO_AFRL_AFSEL2_Msk   (0xFUL << GPIO_AFRL_AFSEL2_Pos)
 
#define GPIO_AFRL_AFSEL2   GPIO_AFRL_AFSEL2_Msk
 
#define GPIO_AFRL_AFSEL3_Pos   (12U)
 
#define GPIO_AFRL_AFSEL3_Msk   (0xFUL << GPIO_AFRL_AFSEL3_Pos)
 
#define GPIO_AFRL_AFSEL3   GPIO_AFRL_AFSEL3_Msk
 
#define GPIO_AFRL_AFSEL4_Pos   (16U)
 
#define GPIO_AFRL_AFSEL4_Msk   (0xFUL << GPIO_AFRL_AFSEL4_Pos)
 
#define GPIO_AFRL_AFSEL4   GPIO_AFRL_AFSEL4_Msk
 
#define GPIO_AFRL_AFSEL5_Pos   (20U)
 
#define GPIO_AFRL_AFSEL5_Msk   (0xFUL << GPIO_AFRL_AFSEL5_Pos)
 
#define GPIO_AFRL_AFSEL5   GPIO_AFRL_AFSEL5_Msk
 
#define GPIO_AFRL_AFSEL6_Pos   (24U)
 
#define GPIO_AFRL_AFSEL6_Msk   (0xFUL << GPIO_AFRL_AFSEL6_Pos)
 
#define GPIO_AFRL_AFSEL6   GPIO_AFRL_AFSEL6_Msk
 
#define GPIO_AFRL_AFSEL7_Pos   (28U)
 
#define GPIO_AFRL_AFSEL7_Msk   (0xFUL << GPIO_AFRL_AFSEL7_Pos)
 
#define GPIO_AFRL_AFSEL7   GPIO_AFRL_AFSEL7_Msk
 
#define GPIO_AFRH_AFSEL8_Pos   (0U)
 
#define GPIO_AFRH_AFSEL8_Msk   (0xFUL << GPIO_AFRH_AFSEL8_Pos)
 
#define GPIO_AFRH_AFSEL8   GPIO_AFRH_AFSEL8_Msk
 
#define GPIO_AFRH_AFSEL9_Pos   (4U)
 
#define GPIO_AFRH_AFSEL9_Msk   (0xFUL << GPIO_AFRH_AFSEL9_Pos)
 
#define GPIO_AFRH_AFSEL9   GPIO_AFRH_AFSEL9_Msk
 
#define GPIO_AFRH_AFSEL10_Pos   (8U)
 
#define GPIO_AFRH_AFSEL10_Msk   (0xFUL << GPIO_AFRH_AFSEL10_Pos)
 
#define GPIO_AFRH_AFSEL10   GPIO_AFRH_AFSEL10_Msk
 
#define GPIO_AFRH_AFSEL11_Pos   (12U)
 
#define GPIO_AFRH_AFSEL11_Msk   (0xFUL << GPIO_AFRH_AFSEL11_Pos)
 
#define GPIO_AFRH_AFSEL11   GPIO_AFRH_AFSEL11_Msk
 
#define GPIO_AFRH_AFSEL12_Pos   (16U)
 
#define GPIO_AFRH_AFSEL12_Msk   (0xFUL << GPIO_AFRH_AFSEL12_Pos)
 
#define GPIO_AFRH_AFSEL12   GPIO_AFRH_AFSEL12_Msk
 
#define GPIO_AFRH_AFSEL13_Pos   (20U)
 
#define GPIO_AFRH_AFSEL13_Msk   (0xFUL << GPIO_AFRH_AFSEL13_Pos)
 
#define GPIO_AFRH_AFSEL13   GPIO_AFRH_AFSEL13_Msk
 
#define GPIO_AFRH_AFSEL14_Pos   (24U)
 
#define GPIO_AFRH_AFSEL14_Msk   (0xFUL << GPIO_AFRH_AFSEL14_Pos)
 
#define GPIO_AFRH_AFSEL14   GPIO_AFRH_AFSEL14_Msk
 
#define GPIO_AFRH_AFSEL15_Pos   (28U)
 
#define GPIO_AFRH_AFSEL15_Msk   (0xFUL << GPIO_AFRH_AFSEL15_Pos)
 
#define GPIO_AFRH_AFSEL15   GPIO_AFRH_AFSEL15_Msk
 
#define GPIO_BRR_BR_0   (0x00000001U)
 
#define GPIO_BRR_BR_1   (0x00000002U)
 
#define GPIO_BRR_BR_2   (0x00000004U)
 
#define GPIO_BRR_BR_3   (0x00000008U)
 
#define GPIO_BRR_BR_4   (0x00000010U)
 
#define GPIO_BRR_BR_5   (0x00000020U)
 
#define GPIO_BRR_BR_6   (0x00000040U)
 
#define GPIO_BRR_BR_7   (0x00000080U)
 
#define GPIO_BRR_BR_8   (0x00000100U)
 
#define GPIO_BRR_BR_9   (0x00000200U)
 
#define GPIO_BRR_BR_10   (0x00000400U)
 
#define GPIO_BRR_BR_11   (0x00000800U)
 
#define GPIO_BRR_BR_12   (0x00001000U)
 
#define GPIO_BRR_BR_13   (0x00002000U)
 
#define GPIO_BRR_BR_14   (0x00004000U)
 
#define GPIO_BRR_BR_15   (0x00008000U)
 
#define I2C_CR1_PE_Pos   (0U)
 
#define I2C_CR1_PE_Msk   (0x1UL << I2C_CR1_PE_Pos)
 
#define I2C_CR1_PE   I2C_CR1_PE_Msk
 
#define I2C_CR1_TXIE_Pos   (1U)
 
#define I2C_CR1_TXIE_Msk   (0x1UL << I2C_CR1_TXIE_Pos)
 
#define I2C_CR1_TXIE   I2C_CR1_TXIE_Msk
 
#define I2C_CR1_RXIE_Pos   (2U)
 
#define I2C_CR1_RXIE_Msk   (0x1UL << I2C_CR1_RXIE_Pos)
 
#define I2C_CR1_RXIE   I2C_CR1_RXIE_Msk
 
#define I2C_CR1_ADDRIE_Pos   (3U)
 
#define I2C_CR1_ADDRIE_Msk   (0x1UL << I2C_CR1_ADDRIE_Pos)
 
#define I2C_CR1_ADDRIE   I2C_CR1_ADDRIE_Msk
 
#define I2C_CR1_NACKIE_Pos   (4U)
 
#define I2C_CR1_NACKIE_Msk   (0x1UL << I2C_CR1_NACKIE_Pos)
 
#define I2C_CR1_NACKIE   I2C_CR1_NACKIE_Msk
 
#define I2C_CR1_STOPIE_Pos   (5U)
 
#define I2C_CR1_STOPIE_Msk   (0x1UL << I2C_CR1_STOPIE_Pos)
 
#define I2C_CR1_STOPIE   I2C_CR1_STOPIE_Msk
 
#define I2C_CR1_TCIE_Pos   (6U)
 
#define I2C_CR1_TCIE_Msk   (0x1UL << I2C_CR1_TCIE_Pos)
 
#define I2C_CR1_TCIE   I2C_CR1_TCIE_Msk
 
#define I2C_CR1_ERRIE_Pos   (7U)
 
#define I2C_CR1_ERRIE_Msk   (0x1UL << I2C_CR1_ERRIE_Pos)
 
#define I2C_CR1_ERRIE   I2C_CR1_ERRIE_Msk
 
#define I2C_CR1_DNF_Pos   (8U)
 
#define I2C_CR1_DNF_Msk   (0xFUL << I2C_CR1_DNF_Pos)
 
#define I2C_CR1_DNF   I2C_CR1_DNF_Msk
 
#define I2C_CR1_ANFOFF_Pos   (12U)
 
#define I2C_CR1_ANFOFF_Msk   (0x1UL << I2C_CR1_ANFOFF_Pos)
 
#define I2C_CR1_ANFOFF   I2C_CR1_ANFOFF_Msk
 
#define I2C_CR1_TXDMAEN_Pos   (14U)
 
#define I2C_CR1_TXDMAEN_Msk   (0x1UL << I2C_CR1_TXDMAEN_Pos)
 
#define I2C_CR1_TXDMAEN   I2C_CR1_TXDMAEN_Msk
 
#define I2C_CR1_RXDMAEN_Pos   (15U)
 
#define I2C_CR1_RXDMAEN_Msk   (0x1UL << I2C_CR1_RXDMAEN_Pos)
 
#define I2C_CR1_RXDMAEN   I2C_CR1_RXDMAEN_Msk
 
#define I2C_CR1_SBC_Pos   (16U)
 
#define I2C_CR1_SBC_Msk   (0x1UL << I2C_CR1_SBC_Pos)
 
#define I2C_CR1_SBC   I2C_CR1_SBC_Msk
 
#define I2C_CR1_NOSTRETCH_Pos   (17U)
 
#define I2C_CR1_NOSTRETCH_Msk   (0x1UL << I2C_CR1_NOSTRETCH_Pos)
 
#define I2C_CR1_NOSTRETCH   I2C_CR1_NOSTRETCH_Msk
 
#define I2C_CR1_WUPEN_Pos   (18U)
 
#define I2C_CR1_WUPEN_Msk   (0x1UL << I2C_CR1_WUPEN_Pos)
 
#define I2C_CR1_WUPEN   I2C_CR1_WUPEN_Msk
 
#define I2C_CR1_GCEN_Pos   (19U)
 
#define I2C_CR1_GCEN_Msk   (0x1UL << I2C_CR1_GCEN_Pos)
 
#define I2C_CR1_GCEN   I2C_CR1_GCEN_Msk
 
#define I2C_CR1_SMBHEN_Pos   (20U)
 
#define I2C_CR1_SMBHEN_Msk   (0x1UL << I2C_CR1_SMBHEN_Pos)
 
#define I2C_CR1_SMBHEN   I2C_CR1_SMBHEN_Msk
 
#define I2C_CR1_SMBDEN_Pos   (21U)
 
#define I2C_CR1_SMBDEN_Msk   (0x1UL << I2C_CR1_SMBDEN_Pos)
 
#define I2C_CR1_SMBDEN   I2C_CR1_SMBDEN_Msk
 
#define I2C_CR1_ALERTEN_Pos   (22U)
 
#define I2C_CR1_ALERTEN_Msk   (0x1UL << I2C_CR1_ALERTEN_Pos)
 
#define I2C_CR1_ALERTEN   I2C_CR1_ALERTEN_Msk
 
#define I2C_CR1_PECEN_Pos   (23U)
 
#define I2C_CR1_PECEN_Msk   (0x1UL << I2C_CR1_PECEN_Pos)
 
#define I2C_CR1_PECEN   I2C_CR1_PECEN_Msk
 
#define I2C_CR2_SADD_Pos   (0U)
 
#define I2C_CR2_SADD_Msk   (0x3FFUL << I2C_CR2_SADD_Pos)
 
#define I2C_CR2_SADD   I2C_CR2_SADD_Msk
 
#define I2C_CR2_RD_WRN_Pos   (10U)
 
#define I2C_CR2_RD_WRN_Msk   (0x1UL << I2C_CR2_RD_WRN_Pos)
 
#define I2C_CR2_RD_WRN   I2C_CR2_RD_WRN_Msk
 
#define I2C_CR2_ADD10_Pos   (11U)
 
#define I2C_CR2_ADD10_Msk   (0x1UL << I2C_CR2_ADD10_Pos)
 
#define I2C_CR2_ADD10   I2C_CR2_ADD10_Msk
 
#define I2C_CR2_HEAD10R_Pos   (12U)
 
#define I2C_CR2_HEAD10R_Msk   (0x1UL << I2C_CR2_HEAD10R_Pos)
 
#define I2C_CR2_HEAD10R   I2C_CR2_HEAD10R_Msk
 
#define I2C_CR2_START_Pos   (13U)
 
#define I2C_CR2_START_Msk   (0x1UL << I2C_CR2_START_Pos)
 
#define I2C_CR2_START   I2C_CR2_START_Msk
 
#define I2C_CR2_STOP_Pos   (14U)
 
#define I2C_CR2_STOP_Msk   (0x1UL << I2C_CR2_STOP_Pos)
 
#define I2C_CR2_STOP   I2C_CR2_STOP_Msk
 
#define I2C_CR2_NACK_Pos   (15U)
 
#define I2C_CR2_NACK_Msk   (0x1UL << I2C_CR2_NACK_Pos)
 
#define I2C_CR2_NACK   I2C_CR2_NACK_Msk
 
#define I2C_CR2_NBYTES_Pos   (16U)
 
#define I2C_CR2_NBYTES_Msk   (0xFFUL << I2C_CR2_NBYTES_Pos)
 
#define I2C_CR2_NBYTES   I2C_CR2_NBYTES_Msk
 
#define I2C_CR2_RELOAD_Pos   (24U)
 
#define I2C_CR2_RELOAD_Msk   (0x1UL << I2C_CR2_RELOAD_Pos)
 
#define I2C_CR2_RELOAD   I2C_CR2_RELOAD_Msk
 
#define I2C_CR2_AUTOEND_Pos   (25U)
 
#define I2C_CR2_AUTOEND_Msk   (0x1UL << I2C_CR2_AUTOEND_Pos)
 
#define I2C_CR2_AUTOEND   I2C_CR2_AUTOEND_Msk
 
#define I2C_CR2_PECBYTE_Pos   (26U)
 
#define I2C_CR2_PECBYTE_Msk   (0x1UL << I2C_CR2_PECBYTE_Pos)
 
#define I2C_CR2_PECBYTE   I2C_CR2_PECBYTE_Msk
 
#define I2C_OAR1_OA1_Pos   (0U)
 
#define I2C_OAR1_OA1_Msk   (0x3FFUL << I2C_OAR1_OA1_Pos)
 
#define I2C_OAR1_OA1   I2C_OAR1_OA1_Msk
 
#define I2C_OAR1_OA1MODE_Pos   (10U)
 
#define I2C_OAR1_OA1MODE_Msk   (0x1UL << I2C_OAR1_OA1MODE_Pos)
 
#define I2C_OAR1_OA1MODE   I2C_OAR1_OA1MODE_Msk
 
#define I2C_OAR1_OA1EN_Pos   (15U)
 
#define I2C_OAR1_OA1EN_Msk   (0x1UL << I2C_OAR1_OA1EN_Pos)
 
#define I2C_OAR1_OA1EN   I2C_OAR1_OA1EN_Msk
 
#define I2C_OAR2_OA2_Pos   (1U)
 
#define I2C_OAR2_OA2_Msk   (0x7FUL << I2C_OAR2_OA2_Pos)
 
#define I2C_OAR2_OA2   I2C_OAR2_OA2_Msk
 
#define I2C_OAR2_OA2MSK_Pos   (8U)
 
#define I2C_OAR2_OA2MSK_Msk   (0x7UL << I2C_OAR2_OA2MSK_Pos)
 
#define I2C_OAR2_OA2MSK   I2C_OAR2_OA2MSK_Msk
 
#define I2C_OAR2_OA2NOMASK   (0x00000000U)
 
#define I2C_OAR2_OA2MASK01_Pos   (8U)
 
#define I2C_OAR2_OA2MASK01_Msk   (0x1UL << I2C_OAR2_OA2MASK01_Pos)
 
#define I2C_OAR2_OA2MASK01   I2C_OAR2_OA2MASK01_Msk
 
#define I2C_OAR2_OA2MASK02_Pos   (9U)
 
#define I2C_OAR2_OA2MASK02_Msk   (0x1UL << I2C_OAR2_OA2MASK02_Pos)
 
#define I2C_OAR2_OA2MASK02   I2C_OAR2_OA2MASK02_Msk
 
#define I2C_OAR2_OA2MASK03_Pos   (8U)
 
#define I2C_OAR2_OA2MASK03_Msk   (0x3UL << I2C_OAR2_OA2MASK03_Pos)
 
#define I2C_OAR2_OA2MASK03   I2C_OAR2_OA2MASK03_Msk
 
#define I2C_OAR2_OA2MASK04_Pos   (10U)
 
#define I2C_OAR2_OA2MASK04_Msk   (0x1UL << I2C_OAR2_OA2MASK04_Pos)
 
#define I2C_OAR2_OA2MASK04   I2C_OAR2_OA2MASK04_Msk
 
#define I2C_OAR2_OA2MASK05_Pos   (8U)
 
#define I2C_OAR2_OA2MASK05_Msk   (0x5UL << I2C_OAR2_OA2MASK05_Pos)
 
#define I2C_OAR2_OA2MASK05   I2C_OAR2_OA2MASK05_Msk
 
#define I2C_OAR2_OA2MASK06_Pos   (9U)
 
#define I2C_OAR2_OA2MASK06_Msk   (0x3UL << I2C_OAR2_OA2MASK06_Pos)
 
#define I2C_OAR2_OA2MASK06   I2C_OAR2_OA2MASK06_Msk
 
#define I2C_OAR2_OA2MASK07_Pos   (8U)
 
#define I2C_OAR2_OA2MASK07_Msk   (0x7UL << I2C_OAR2_OA2MASK07_Pos)
 
#define I2C_OAR2_OA2MASK07   I2C_OAR2_OA2MASK07_Msk
 
#define I2C_OAR2_OA2EN_Pos   (15U)
 
#define I2C_OAR2_OA2EN_Msk   (0x1UL << I2C_OAR2_OA2EN_Pos)
 
#define I2C_OAR2_OA2EN   I2C_OAR2_OA2EN_Msk
 
#define I2C_TIMINGR_SCLL_Pos   (0U)
 
#define I2C_TIMINGR_SCLL_Msk   (0xFFUL << I2C_TIMINGR_SCLL_Pos)
 
#define I2C_TIMINGR_SCLL   I2C_TIMINGR_SCLL_Msk
 
#define I2C_TIMINGR_SCLH_Pos   (8U)
 
#define I2C_TIMINGR_SCLH_Msk   (0xFFUL << I2C_TIMINGR_SCLH_Pos)
 
#define I2C_TIMINGR_SCLH   I2C_TIMINGR_SCLH_Msk
 
#define I2C_TIMINGR_SDADEL_Pos   (16U)
 
#define I2C_TIMINGR_SDADEL_Msk   (0xFUL << I2C_TIMINGR_SDADEL_Pos)
 
#define I2C_TIMINGR_SDADEL   I2C_TIMINGR_SDADEL_Msk
 
#define I2C_TIMINGR_SCLDEL_Pos   (20U)
 
#define I2C_TIMINGR_SCLDEL_Msk   (0xFUL << I2C_TIMINGR_SCLDEL_Pos)
 
#define I2C_TIMINGR_SCLDEL   I2C_TIMINGR_SCLDEL_Msk
 
#define I2C_TIMINGR_PRESC_Pos   (28U)
 
#define I2C_TIMINGR_PRESC_Msk   (0xFUL << I2C_TIMINGR_PRESC_Pos)
 
#define I2C_TIMINGR_PRESC   I2C_TIMINGR_PRESC_Msk
 
#define I2C_TIMEOUTR_TIMEOUTA_Pos   (0U)
 
#define I2C_TIMEOUTR_TIMEOUTA_Msk   (0xFFFUL << I2C_TIMEOUTR_TIMEOUTA_Pos)
 
#define I2C_TIMEOUTR_TIMEOUTA   I2C_TIMEOUTR_TIMEOUTA_Msk
 
#define I2C_TIMEOUTR_TIDLE_Pos   (12U)
 
#define I2C_TIMEOUTR_TIDLE_Msk   (0x1UL << I2C_TIMEOUTR_TIDLE_Pos)
 
#define I2C_TIMEOUTR_TIDLE   I2C_TIMEOUTR_TIDLE_Msk
 
#define I2C_TIMEOUTR_TIMOUTEN_Pos   (15U)
 
#define I2C_TIMEOUTR_TIMOUTEN_Msk   (0x1UL << I2C_TIMEOUTR_TIMOUTEN_Pos)
 
#define I2C_TIMEOUTR_TIMOUTEN   I2C_TIMEOUTR_TIMOUTEN_Msk
 
#define I2C_TIMEOUTR_TIMEOUTB_Pos   (16U)
 
#define I2C_TIMEOUTR_TIMEOUTB_Msk   (0xFFFUL << I2C_TIMEOUTR_TIMEOUTB_Pos)
 
#define I2C_TIMEOUTR_TIMEOUTB   I2C_TIMEOUTR_TIMEOUTB_Msk
 
#define I2C_TIMEOUTR_TEXTEN_Pos   (31U)
 
#define I2C_TIMEOUTR_TEXTEN_Msk   (0x1UL << I2C_TIMEOUTR_TEXTEN_Pos)
 
#define I2C_TIMEOUTR_TEXTEN   I2C_TIMEOUTR_TEXTEN_Msk
 
#define I2C_ISR_TXE_Pos   (0U)
 
#define I2C_ISR_TXE_Msk   (0x1UL << I2C_ISR_TXE_Pos)
 
#define I2C_ISR_TXE   I2C_ISR_TXE_Msk
 
#define I2C_ISR_TXIS_Pos   (1U)
 
#define I2C_ISR_TXIS_Msk   (0x1UL << I2C_ISR_TXIS_Pos)
 
#define I2C_ISR_TXIS   I2C_ISR_TXIS_Msk
 
#define I2C_ISR_RXNE_Pos   (2U)
 
#define I2C_ISR_RXNE_Msk   (0x1UL << I2C_ISR_RXNE_Pos)
 
#define I2C_ISR_RXNE   I2C_ISR_RXNE_Msk
 
#define I2C_ISR_ADDR_Pos   (3U)
 
#define I2C_ISR_ADDR_Msk   (0x1UL << I2C_ISR_ADDR_Pos)
 
#define I2C_ISR_ADDR   I2C_ISR_ADDR_Msk
 
#define I2C_ISR_NACKF_Pos   (4U)
 
#define I2C_ISR_NACKF_Msk   (0x1UL << I2C_ISR_NACKF_Pos)
 
#define I2C_ISR_NACKF   I2C_ISR_NACKF_Msk
 
#define I2C_ISR_STOPF_Pos   (5U)
 
#define I2C_ISR_STOPF_Msk   (0x1UL << I2C_ISR_STOPF_Pos)
 
#define I2C_ISR_STOPF   I2C_ISR_STOPF_Msk
 
#define I2C_ISR_TC_Pos   (6U)
 
#define I2C_ISR_TC_Msk   (0x1UL << I2C_ISR_TC_Pos)
 
#define I2C_ISR_TC   I2C_ISR_TC_Msk
 
#define I2C_ISR_TCR_Pos   (7U)
 
#define I2C_ISR_TCR_Msk   (0x1UL << I2C_ISR_TCR_Pos)
 
#define I2C_ISR_TCR   I2C_ISR_TCR_Msk
 
#define I2C_ISR_BERR_Pos   (8U)
 
#define I2C_ISR_BERR_Msk   (0x1UL << I2C_ISR_BERR_Pos)
 
#define I2C_ISR_BERR   I2C_ISR_BERR_Msk
 
#define I2C_ISR_ARLO_Pos   (9U)
 
#define I2C_ISR_ARLO_Msk   (0x1UL << I2C_ISR_ARLO_Pos)
 
#define I2C_ISR_ARLO   I2C_ISR_ARLO_Msk
 
#define I2C_ISR_OVR_Pos   (10U)
 
#define I2C_ISR_OVR_Msk   (0x1UL << I2C_ISR_OVR_Pos)
 
#define I2C_ISR_OVR   I2C_ISR_OVR_Msk
 
#define I2C_ISR_PECERR_Pos   (11U)
 
#define I2C_ISR_PECERR_Msk   (0x1UL << I2C_ISR_PECERR_Pos)
 
#define I2C_ISR_PECERR   I2C_ISR_PECERR_Msk
 
#define I2C_ISR_TIMEOUT_Pos   (12U)
 
#define I2C_ISR_TIMEOUT_Msk   (0x1UL << I2C_ISR_TIMEOUT_Pos)
 
#define I2C_ISR_TIMEOUT   I2C_ISR_TIMEOUT_Msk
 
#define I2C_ISR_ALERT_Pos   (13U)
 
#define I2C_ISR_ALERT_Msk   (0x1UL << I2C_ISR_ALERT_Pos)
 
#define I2C_ISR_ALERT   I2C_ISR_ALERT_Msk
 
#define I2C_ISR_BUSY_Pos   (15U)
 
#define I2C_ISR_BUSY_Msk   (0x1UL << I2C_ISR_BUSY_Pos)
 
#define I2C_ISR_BUSY   I2C_ISR_BUSY_Msk
 
#define I2C_ISR_DIR_Pos   (16U)
 
#define I2C_ISR_DIR_Msk   (0x1UL << I2C_ISR_DIR_Pos)
 
#define I2C_ISR_DIR   I2C_ISR_DIR_Msk
 
#define I2C_ISR_ADDCODE_Pos   (17U)
 
#define I2C_ISR_ADDCODE_Msk   (0x7FUL << I2C_ISR_ADDCODE_Pos)
 
#define I2C_ISR_ADDCODE   I2C_ISR_ADDCODE_Msk
 
#define I2C_ICR_ADDRCF_Pos   (3U)
 
#define I2C_ICR_ADDRCF_Msk   (0x1UL << I2C_ICR_ADDRCF_Pos)
 
#define I2C_ICR_ADDRCF   I2C_ICR_ADDRCF_Msk
 
#define I2C_ICR_NACKCF_Pos   (4U)
 
#define I2C_ICR_NACKCF_Msk   (0x1UL << I2C_ICR_NACKCF_Pos)
 
#define I2C_ICR_NACKCF   I2C_ICR_NACKCF_Msk
 
#define I2C_ICR_STOPCF_Pos   (5U)
 
#define I2C_ICR_STOPCF_Msk   (0x1UL << I2C_ICR_STOPCF_Pos)
 
#define I2C_ICR_STOPCF   I2C_ICR_STOPCF_Msk
 
#define I2C_ICR_BERRCF_Pos   (8U)
 
#define I2C_ICR_BERRCF_Msk   (0x1UL << I2C_ICR_BERRCF_Pos)
 
#define I2C_ICR_BERRCF   I2C_ICR_BERRCF_Msk
 
#define I2C_ICR_ARLOCF_Pos   (9U)
 
#define I2C_ICR_ARLOCF_Msk   (0x1UL << I2C_ICR_ARLOCF_Pos)
 
#define I2C_ICR_ARLOCF   I2C_ICR_ARLOCF_Msk
 
#define I2C_ICR_OVRCF_Pos   (10U)
 
#define I2C_ICR_OVRCF_Msk   (0x1UL << I2C_ICR_OVRCF_Pos)
 
#define I2C_ICR_OVRCF   I2C_ICR_OVRCF_Msk
 
#define I2C_ICR_PECCF_Pos   (11U)
 
#define I2C_ICR_PECCF_Msk   (0x1UL << I2C_ICR_PECCF_Pos)
 
#define I2C_ICR_PECCF   I2C_ICR_PECCF_Msk
 
#define I2C_ICR_TIMOUTCF_Pos   (12U)
 
#define I2C_ICR_TIMOUTCF_Msk   (0x1UL << I2C_ICR_TIMOUTCF_Pos)
 
#define I2C_ICR_TIMOUTCF   I2C_ICR_TIMOUTCF_Msk
 
#define I2C_ICR_ALERTCF_Pos   (13U)
 
#define I2C_ICR_ALERTCF_Msk   (0x1UL << I2C_ICR_ALERTCF_Pos)
 
#define I2C_ICR_ALERTCF   I2C_ICR_ALERTCF_Msk
 
#define I2C_PECR_PEC_Pos   (0U)
 
#define I2C_PECR_PEC_Msk   (0xFFUL << I2C_PECR_PEC_Pos)
 
#define I2C_PECR_PEC   I2C_PECR_PEC_Msk
 
#define I2C_RXDR_RXDATA_Pos   (0U)
 
#define I2C_RXDR_RXDATA_Msk   (0xFFUL << I2C_RXDR_RXDATA_Pos)
 
#define I2C_RXDR_RXDATA   I2C_RXDR_RXDATA_Msk
 
#define I2C_TXDR_TXDATA_Pos   (0U)
 
#define I2C_TXDR_TXDATA_Msk   (0xFFUL << I2C_TXDR_TXDATA_Pos)
 
#define I2C_TXDR_TXDATA   I2C_TXDR_TXDATA_Msk
 
#define IWDG_KR_KEY_Pos   (0U)
 
#define IWDG_KR_KEY_Msk   (0xFFFFUL << IWDG_KR_KEY_Pos)
 
#define IWDG_KR_KEY   IWDG_KR_KEY_Msk
 
#define IWDG_PR_PR_Pos   (0U)
 
#define IWDG_PR_PR_Msk   (0x7UL << IWDG_PR_PR_Pos)
 
#define IWDG_PR_PR   IWDG_PR_PR_Msk
 
#define IWDG_PR_PR_0   (0x1UL << IWDG_PR_PR_Pos)
 
#define IWDG_PR_PR_1   (0x2UL << IWDG_PR_PR_Pos)
 
#define IWDG_PR_PR_2   (0x4UL << IWDG_PR_PR_Pos)
 
#define IWDG_RLR_RL_Pos   (0U)
 
#define IWDG_RLR_RL_Msk   (0xFFFUL << IWDG_RLR_RL_Pos)
 
#define IWDG_RLR_RL   IWDG_RLR_RL_Msk
 
#define IWDG_SR_PVU_Pos   (0U)
 
#define IWDG_SR_PVU_Msk   (0x1UL << IWDG_SR_PVU_Pos)
 
#define IWDG_SR_PVU   IWDG_SR_PVU_Msk
 
#define IWDG_SR_RVU_Pos   (1U)
 
#define IWDG_SR_RVU_Msk   (0x1UL << IWDG_SR_RVU_Pos)
 
#define IWDG_SR_RVU   IWDG_SR_RVU_Msk
 
#define IWDG_SR_WVU_Pos   (2U)
 
#define IWDG_SR_WVU_Msk   (0x1UL << IWDG_SR_WVU_Pos)
 
#define IWDG_SR_WVU   IWDG_SR_WVU_Msk
 
#define IWDG_WINR_WIN_Pos   (0U)
 
#define IWDG_WINR_WIN_Msk   (0xFFFUL << IWDG_WINR_WIN_Pos)
 
#define IWDG_WINR_WIN   IWDG_WINR_WIN_Msk
 
#define LCD_CR_LCDEN_Pos   (0U)
 
#define LCD_CR_LCDEN_Msk   (0x1UL << LCD_CR_LCDEN_Pos)
 
#define LCD_CR_LCDEN   LCD_CR_LCDEN_Msk
 
#define LCD_CR_VSEL_Pos   (1U)
 
#define LCD_CR_VSEL_Msk   (0x1UL << LCD_CR_VSEL_Pos)
 
#define LCD_CR_VSEL   LCD_CR_VSEL_Msk
 
#define LCD_CR_DUTY_Pos   (2U)
 
#define LCD_CR_DUTY_Msk   (0x7UL << LCD_CR_DUTY_Pos)
 
#define LCD_CR_DUTY   LCD_CR_DUTY_Msk
 
#define LCD_CR_DUTY_0   (0x1UL << LCD_CR_DUTY_Pos)
 
#define LCD_CR_DUTY_1   (0x2UL << LCD_CR_DUTY_Pos)
 
#define LCD_CR_DUTY_2   (0x4UL << LCD_CR_DUTY_Pos)
 
#define LCD_CR_BIAS_Pos   (5U)
 
#define LCD_CR_BIAS_Msk   (0x3UL << LCD_CR_BIAS_Pos)
 
#define LCD_CR_BIAS   LCD_CR_BIAS_Msk
 
#define LCD_CR_BIAS_0   (0x1UL << LCD_CR_BIAS_Pos)
 
#define LCD_CR_BIAS_1   (0x2UL << LCD_CR_BIAS_Pos)
 
#define LCD_CR_MUX_SEG_Pos   (7U)
 
#define LCD_CR_MUX_SEG_Msk   (0x1UL << LCD_CR_MUX_SEG_Pos)
 
#define LCD_CR_MUX_SEG   LCD_CR_MUX_SEG_Msk
 
#define LCD_CR_BUFEN_Pos   (8U)
 
#define LCD_CR_BUFEN_Msk   (0x1UL << LCD_CR_BUFEN_Pos)
 
#define LCD_CR_BUFEN   LCD_CR_BUFEN_Msk
 
#define LCD_FCR_HD_Pos   (0U)
 
#define LCD_FCR_HD_Msk   (0x1UL << LCD_FCR_HD_Pos)
 
#define LCD_FCR_HD   LCD_FCR_HD_Msk
 
#define LCD_FCR_SOFIE_Pos   (1U)
 
#define LCD_FCR_SOFIE_Msk   (0x1UL << LCD_FCR_SOFIE_Pos)
 
#define LCD_FCR_SOFIE   LCD_FCR_SOFIE_Msk
 
#define LCD_FCR_UDDIE_Pos   (3U)
 
#define LCD_FCR_UDDIE_Msk   (0x1UL << LCD_FCR_UDDIE_Pos)
 
#define LCD_FCR_UDDIE   LCD_FCR_UDDIE_Msk
 
#define LCD_FCR_PON_Pos   (4U)
 
#define LCD_FCR_PON_Msk   (0x7UL << LCD_FCR_PON_Pos)
 
#define LCD_FCR_PON   LCD_FCR_PON_Msk
 
#define LCD_FCR_PON_0   (0x1UL << LCD_FCR_PON_Pos)
 
#define LCD_FCR_PON_1   (0x2UL << LCD_FCR_PON_Pos)
 
#define LCD_FCR_PON_2   (0x4UL << LCD_FCR_PON_Pos)
 
#define LCD_FCR_DEAD_Pos   (7U)
 
#define LCD_FCR_DEAD_Msk   (0x7UL << LCD_FCR_DEAD_Pos)
 
#define LCD_FCR_DEAD   LCD_FCR_DEAD_Msk
 
#define LCD_FCR_DEAD_0   (0x1UL << LCD_FCR_DEAD_Pos)
 
#define LCD_FCR_DEAD_1   (0x2UL << LCD_FCR_DEAD_Pos)
 
#define LCD_FCR_DEAD_2   (0x4UL << LCD_FCR_DEAD_Pos)
 
#define LCD_FCR_CC_Pos   (10U)
 
#define LCD_FCR_CC_Msk   (0x7UL << LCD_FCR_CC_Pos)
 
#define LCD_FCR_CC   LCD_FCR_CC_Msk
 
#define LCD_FCR_CC_0   (0x1UL << LCD_FCR_CC_Pos)
 
#define LCD_FCR_CC_1   (0x2UL << LCD_FCR_CC_Pos)
 
#define LCD_FCR_CC_2   (0x4UL << LCD_FCR_CC_Pos)
 
#define LCD_FCR_BLINKF_Pos   (13U)
 
#define LCD_FCR_BLINKF_Msk   (0x7UL << LCD_FCR_BLINKF_Pos)
 
#define LCD_FCR_BLINKF   LCD_FCR_BLINKF_Msk
 
#define LCD_FCR_BLINKF_0   (0x1UL << LCD_FCR_BLINKF_Pos)
 
#define LCD_FCR_BLINKF_1   (0x2UL << LCD_FCR_BLINKF_Pos)
 
#define LCD_FCR_BLINKF_2   (0x4UL << LCD_FCR_BLINKF_Pos)
 
#define LCD_FCR_BLINK_Pos   (16U)
 
#define LCD_FCR_BLINK_Msk   (0x3UL << LCD_FCR_BLINK_Pos)
 
#define LCD_FCR_BLINK   LCD_FCR_BLINK_Msk
 
#define LCD_FCR_BLINK_0   (0x1UL << LCD_FCR_BLINK_Pos)
 
#define LCD_FCR_BLINK_1   (0x2UL << LCD_FCR_BLINK_Pos)
 
#define LCD_FCR_DIV_Pos   (18U)
 
#define LCD_FCR_DIV_Msk   (0xFUL << LCD_FCR_DIV_Pos)
 
#define LCD_FCR_DIV   LCD_FCR_DIV_Msk
 
#define LCD_FCR_PS_Pos   (22U)
 
#define LCD_FCR_PS_Msk   (0xFUL << LCD_FCR_PS_Pos)
 
#define LCD_FCR_PS   LCD_FCR_PS_Msk
 
#define LCD_SR_ENS_Pos   (0U)
 
#define LCD_SR_ENS_Msk   (0x1UL << LCD_SR_ENS_Pos)
 
#define LCD_SR_ENS   LCD_SR_ENS_Msk
 
#define LCD_SR_SOF_Pos   (1U)
 
#define LCD_SR_SOF_Msk   (0x1UL << LCD_SR_SOF_Pos)
 
#define LCD_SR_SOF   LCD_SR_SOF_Msk
 
#define LCD_SR_UDR_Pos   (2U)
 
#define LCD_SR_UDR_Msk   (0x1UL << LCD_SR_UDR_Pos)
 
#define LCD_SR_UDR   LCD_SR_UDR_Msk
 
#define LCD_SR_UDD_Pos   (3U)
 
#define LCD_SR_UDD_Msk   (0x1UL << LCD_SR_UDD_Pos)
 
#define LCD_SR_UDD   LCD_SR_UDD_Msk
 
#define LCD_SR_RDY_Pos   (4U)
 
#define LCD_SR_RDY_Msk   (0x1UL << LCD_SR_RDY_Pos)
 
#define LCD_SR_RDY   LCD_SR_RDY_Msk
 
#define LCD_SR_FCRSR_Pos   (5U)
 
#define LCD_SR_FCRSR_Msk   (0x1UL << LCD_SR_FCRSR_Pos)
 
#define LCD_SR_FCRSR   LCD_SR_FCRSR_Msk
 
#define LCD_CLR_SOFC_Pos   (1U)
 
#define LCD_CLR_SOFC_Msk   (0x1UL << LCD_CLR_SOFC_Pos)
 
#define LCD_CLR_SOFC   LCD_CLR_SOFC_Msk
 
#define LCD_CLR_UDDC_Pos   (3U)
 
#define LCD_CLR_UDDC_Msk   (0x1UL << LCD_CLR_UDDC_Pos)
 
#define LCD_CLR_UDDC   LCD_CLR_UDDC_Msk
 
#define LCD_RAM_SEGMENT_DATA_Pos   (0U)
 
#define LCD_RAM_SEGMENT_DATA_Msk   (0xFFFFFFFFUL << LCD_RAM_SEGMENT_DATA_Pos)
 
#define LCD_RAM_SEGMENT_DATA   LCD_RAM_SEGMENT_DATA_Msk
 
#define LPTIM_ISR_CMPM_Pos   (0U)
 
#define LPTIM_ISR_CMPM_Msk   (0x1UL << LPTIM_ISR_CMPM_Pos)
 
#define LPTIM_ISR_CMPM   LPTIM_ISR_CMPM_Msk
 
#define LPTIM_ISR_ARRM_Pos   (1U)
 
#define LPTIM_ISR_ARRM_Msk   (0x1UL << LPTIM_ISR_ARRM_Pos)
 
#define LPTIM_ISR_ARRM   LPTIM_ISR_ARRM_Msk
 
#define LPTIM_ISR_EXTTRIG_Pos   (2U)
 
#define LPTIM_ISR_EXTTRIG_Msk   (0x1UL << LPTIM_ISR_EXTTRIG_Pos)
 
#define LPTIM_ISR_EXTTRIG   LPTIM_ISR_EXTTRIG_Msk
 
#define LPTIM_ISR_CMPOK_Pos   (3U)
 
#define LPTIM_ISR_CMPOK_Msk   (0x1UL << LPTIM_ISR_CMPOK_Pos)
 
#define LPTIM_ISR_CMPOK   LPTIM_ISR_CMPOK_Msk
 
#define LPTIM_ISR_ARROK_Pos   (4U)
 
#define LPTIM_ISR_ARROK_Msk   (0x1UL << LPTIM_ISR_ARROK_Pos)
 
#define LPTIM_ISR_ARROK   LPTIM_ISR_ARROK_Msk
 
#define LPTIM_ISR_UP_Pos   (5U)
 
#define LPTIM_ISR_UP_Msk   (0x1UL << LPTIM_ISR_UP_Pos)
 
#define LPTIM_ISR_UP   LPTIM_ISR_UP_Msk
 
#define LPTIM_ISR_DOWN_Pos   (6U)
 
#define LPTIM_ISR_DOWN_Msk   (0x1UL << LPTIM_ISR_DOWN_Pos)
 
#define LPTIM_ISR_DOWN   LPTIM_ISR_DOWN_Msk
 
#define LPTIM_ICR_CMPMCF_Pos   (0U)
 
#define LPTIM_ICR_CMPMCF_Msk   (0x1UL << LPTIM_ICR_CMPMCF_Pos)
 
#define LPTIM_ICR_CMPMCF   LPTIM_ICR_CMPMCF_Msk
 
#define LPTIM_ICR_ARRMCF_Pos   (1U)
 
#define LPTIM_ICR_ARRMCF_Msk   (0x1UL << LPTIM_ICR_ARRMCF_Pos)
 
#define LPTIM_ICR_ARRMCF   LPTIM_ICR_ARRMCF_Msk
 
#define LPTIM_ICR_EXTTRIGCF_Pos   (2U)
 
#define LPTIM_ICR_EXTTRIGCF_Msk   (0x1UL << LPTIM_ICR_EXTTRIGCF_Pos)
 
#define LPTIM_ICR_EXTTRIGCF   LPTIM_ICR_EXTTRIGCF_Msk
 
#define LPTIM_ICR_CMPOKCF_Pos   (3U)
 
#define LPTIM_ICR_CMPOKCF_Msk   (0x1UL << LPTIM_ICR_CMPOKCF_Pos)
 
#define LPTIM_ICR_CMPOKCF   LPTIM_ICR_CMPOKCF_Msk
 
#define LPTIM_ICR_ARROKCF_Pos   (4U)
 
#define LPTIM_ICR_ARROKCF_Msk   (0x1UL << LPTIM_ICR_ARROKCF_Pos)
 
#define LPTIM_ICR_ARROKCF   LPTIM_ICR_ARROKCF_Msk
 
#define LPTIM_ICR_UPCF_Pos   (5U)
 
#define LPTIM_ICR_UPCF_Msk   (0x1UL << LPTIM_ICR_UPCF_Pos)
 
#define LPTIM_ICR_UPCF   LPTIM_ICR_UPCF_Msk
 
#define LPTIM_ICR_DOWNCF_Pos   (6U)
 
#define LPTIM_ICR_DOWNCF_Msk   (0x1UL << LPTIM_ICR_DOWNCF_Pos)
 
#define LPTIM_ICR_DOWNCF   LPTIM_ICR_DOWNCF_Msk
 
#define LPTIM_IER_CMPMIE_Pos   (0U)
 
#define LPTIM_IER_CMPMIE_Msk   (0x1UL << LPTIM_IER_CMPMIE_Pos)
 
#define LPTIM_IER_CMPMIE   LPTIM_IER_CMPMIE_Msk
 
#define LPTIM_IER_ARRMIE_Pos   (1U)
 
#define LPTIM_IER_ARRMIE_Msk   (0x1UL << LPTIM_IER_ARRMIE_Pos)
 
#define LPTIM_IER_ARRMIE   LPTIM_IER_ARRMIE_Msk
 
#define LPTIM_IER_EXTTRIGIE_Pos   (2U)
 
#define LPTIM_IER_EXTTRIGIE_Msk   (0x1UL << LPTIM_IER_EXTTRIGIE_Pos)
 
#define LPTIM_IER_EXTTRIGIE   LPTIM_IER_EXTTRIGIE_Msk
 
#define LPTIM_IER_CMPOKIE_Pos   (3U)
 
#define LPTIM_IER_CMPOKIE_Msk   (0x1UL << LPTIM_IER_CMPOKIE_Pos)
 
#define LPTIM_IER_CMPOKIE   LPTIM_IER_CMPOKIE_Msk
 
#define LPTIM_IER_ARROKIE_Pos   (4U)
 
#define LPTIM_IER_ARROKIE_Msk   (0x1UL << LPTIM_IER_ARROKIE_Pos)
 
#define LPTIM_IER_ARROKIE   LPTIM_IER_ARROKIE_Msk
 
#define LPTIM_IER_UPIE_Pos   (5U)
 
#define LPTIM_IER_UPIE_Msk   (0x1UL << LPTIM_IER_UPIE_Pos)
 
#define LPTIM_IER_UPIE   LPTIM_IER_UPIE_Msk
 
#define LPTIM_IER_DOWNIE_Pos   (6U)
 
#define LPTIM_IER_DOWNIE_Msk   (0x1UL << LPTIM_IER_DOWNIE_Pos)
 
#define LPTIM_IER_DOWNIE   LPTIM_IER_DOWNIE_Msk
 
#define LPTIM_CFGR_CKSEL_Pos   (0U)
 
#define LPTIM_CFGR_CKSEL_Msk   (0x1UL << LPTIM_CFGR_CKSEL_Pos)
 
#define LPTIM_CFGR_CKSEL   LPTIM_CFGR_CKSEL_Msk
 
#define LPTIM_CFGR_CKPOL_Pos   (1U)
 
#define LPTIM_CFGR_CKPOL_Msk   (0x3UL << LPTIM_CFGR_CKPOL_Pos)
 
#define LPTIM_CFGR_CKPOL   LPTIM_CFGR_CKPOL_Msk
 
#define LPTIM_CFGR_CKPOL_0   (0x1UL << LPTIM_CFGR_CKPOL_Pos)
 
#define LPTIM_CFGR_CKPOL_1   (0x2UL << LPTIM_CFGR_CKPOL_Pos)
 
#define LPTIM_CFGR_CKFLT_Pos   (3U)
 
#define LPTIM_CFGR_CKFLT_Msk   (0x3UL << LPTIM_CFGR_CKFLT_Pos)
 
#define LPTIM_CFGR_CKFLT   LPTIM_CFGR_CKFLT_Msk
 
#define LPTIM_CFGR_CKFLT_0   (0x1UL << LPTIM_CFGR_CKFLT_Pos)
 
#define LPTIM_CFGR_CKFLT_1   (0x2UL << LPTIM_CFGR_CKFLT_Pos)
 
#define LPTIM_CFGR_TRGFLT_Pos   (6U)
 
#define LPTIM_CFGR_TRGFLT_Msk   (0x3UL << LPTIM_CFGR_TRGFLT_Pos)
 
#define LPTIM_CFGR_TRGFLT   LPTIM_CFGR_TRGFLT_Msk
 
#define LPTIM_CFGR_TRGFLT_0   (0x1UL << LPTIM_CFGR_TRGFLT_Pos)
 
#define LPTIM_CFGR_TRGFLT_1   (0x2UL << LPTIM_CFGR_TRGFLT_Pos)
 
#define LPTIM_CFGR_PRESC_Pos   (9U)
 
#define LPTIM_CFGR_PRESC_Msk   (0x7UL << LPTIM_CFGR_PRESC_Pos)
 
#define LPTIM_CFGR_PRESC   LPTIM_CFGR_PRESC_Msk
 
#define LPTIM_CFGR_PRESC_0   (0x1UL << LPTIM_CFGR_PRESC_Pos)
 
#define LPTIM_CFGR_PRESC_1   (0x2UL << LPTIM_CFGR_PRESC_Pos)
 
#define LPTIM_CFGR_PRESC_2   (0x4UL << LPTIM_CFGR_PRESC_Pos)
 
#define LPTIM_CFGR_TRIGSEL_Pos   (13U)
 
#define LPTIM_CFGR_TRIGSEL_Msk   (0x7UL << LPTIM_CFGR_TRIGSEL_Pos)
 
#define LPTIM_CFGR_TRIGSEL   LPTIM_CFGR_TRIGSEL_Msk
 
#define LPTIM_CFGR_TRIGSEL_0   (0x1UL << LPTIM_CFGR_TRIGSEL_Pos)
 
#define LPTIM_CFGR_TRIGSEL_1   (0x2UL << LPTIM_CFGR_TRIGSEL_Pos)
 
#define LPTIM_CFGR_TRIGSEL_2   (0x4UL << LPTIM_CFGR_TRIGSEL_Pos)
 
#define LPTIM_CFGR_TRIGEN_Pos   (17U)
 
#define LPTIM_CFGR_TRIGEN_Msk   (0x3UL << LPTIM_CFGR_TRIGEN_Pos)
 
#define LPTIM_CFGR_TRIGEN   LPTIM_CFGR_TRIGEN_Msk
 
#define LPTIM_CFGR_TRIGEN_0   (0x1UL << LPTIM_CFGR_TRIGEN_Pos)
 
#define LPTIM_CFGR_TRIGEN_1   (0x2UL << LPTIM_CFGR_TRIGEN_Pos)
 
#define LPTIM_CFGR_TIMOUT_Pos   (19U)
 
#define LPTIM_CFGR_TIMOUT_Msk   (0x1UL << LPTIM_CFGR_TIMOUT_Pos)
 
#define LPTIM_CFGR_TIMOUT   LPTIM_CFGR_TIMOUT_Msk
 
#define LPTIM_CFGR_WAVE_Pos   (20U)
 
#define LPTIM_CFGR_WAVE_Msk   (0x1UL << LPTIM_CFGR_WAVE_Pos)
 
#define LPTIM_CFGR_WAVE   LPTIM_CFGR_WAVE_Msk
 
#define LPTIM_CFGR_WAVPOL_Pos   (21U)
 
#define LPTIM_CFGR_WAVPOL_Msk   (0x1UL << LPTIM_CFGR_WAVPOL_Pos)
 
#define LPTIM_CFGR_WAVPOL   LPTIM_CFGR_WAVPOL_Msk
 
#define LPTIM_CFGR_PRELOAD_Pos   (22U)
 
#define LPTIM_CFGR_PRELOAD_Msk   (0x1UL << LPTIM_CFGR_PRELOAD_Pos)
 
#define LPTIM_CFGR_PRELOAD   LPTIM_CFGR_PRELOAD_Msk
 
#define LPTIM_CFGR_COUNTMODE_Pos   (23U)
 
#define LPTIM_CFGR_COUNTMODE_Msk   (0x1UL << LPTIM_CFGR_COUNTMODE_Pos)
 
#define LPTIM_CFGR_COUNTMODE   LPTIM_CFGR_COUNTMODE_Msk
 
#define LPTIM_CFGR_ENC_Pos   (24U)
 
#define LPTIM_CFGR_ENC_Msk   (0x1UL << LPTIM_CFGR_ENC_Pos)
 
#define LPTIM_CFGR_ENC   LPTIM_CFGR_ENC_Msk
 
#define LPTIM_CR_ENABLE_Pos   (0U)
 
#define LPTIM_CR_ENABLE_Msk   (0x1UL << LPTIM_CR_ENABLE_Pos)
 
#define LPTIM_CR_ENABLE   LPTIM_CR_ENABLE_Msk
 
#define LPTIM_CR_SNGSTRT_Pos   (1U)
 
#define LPTIM_CR_SNGSTRT_Msk   (0x1UL << LPTIM_CR_SNGSTRT_Pos)
 
#define LPTIM_CR_SNGSTRT   LPTIM_CR_SNGSTRT_Msk
 
#define LPTIM_CR_CNTSTRT_Pos   (2U)
 
#define LPTIM_CR_CNTSTRT_Msk   (0x1UL << LPTIM_CR_CNTSTRT_Pos)
 
#define LPTIM_CR_CNTSTRT   LPTIM_CR_CNTSTRT_Msk
 
#define LPTIM_CMP_CMP_Pos   (0U)
 
#define LPTIM_CMP_CMP_Msk   (0xFFFFUL << LPTIM_CMP_CMP_Pos)
 
#define LPTIM_CMP_CMP   LPTIM_CMP_CMP_Msk
 
#define LPTIM_ARR_ARR_Pos   (0U)
 
#define LPTIM_ARR_ARR_Msk   (0xFFFFUL << LPTIM_ARR_ARR_Pos)
 
#define LPTIM_ARR_ARR   LPTIM_ARR_ARR_Msk
 
#define LPTIM_CNT_CNT_Pos   (0U)
 
#define LPTIM_CNT_CNT_Msk   (0xFFFFUL << LPTIM_CNT_CNT_Pos)
 
#define LPTIM_CNT_CNT   LPTIM_CNT_CNT_Msk
 
#define FW_CSSA_ADD_Pos   (8U)
 
#define FW_CSSA_ADD_Msk   (0xFFFFUL << FW_CSSA_ADD_Pos)
 
#define FW_CSSA_ADD   FW_CSSA_ADD_Msk
 
#define FW_CSL_LENG_Pos   (8U)
 
#define FW_CSL_LENG_Msk   (0x3FFFUL << FW_CSL_LENG_Pos)
 
#define FW_CSL_LENG   FW_CSL_LENG_Msk
 
#define FW_NVDSSA_ADD_Pos   (8U)
 
#define FW_NVDSSA_ADD_Msk   (0xFFFFUL << FW_NVDSSA_ADD_Pos)
 
#define FW_NVDSSA_ADD   FW_NVDSSA_ADD_Msk
 
#define FW_NVDSL_LENG_Pos   (8U)
 
#define FW_NVDSL_LENG_Msk   (0x3FFFUL << FW_NVDSL_LENG_Pos)
 
#define FW_NVDSL_LENG   FW_NVDSL_LENG_Msk
 
#define FW_VDSSA_ADD_Pos   (6U)
 
#define FW_VDSSA_ADD_Msk   (0x3FFUL << FW_VDSSA_ADD_Pos)
 
#define FW_VDSSA_ADD   FW_VDSSA_ADD_Msk
 
#define FW_VDSL_LENG_Pos   (6U)
 
#define FW_VDSL_LENG_Msk   (0x3FFUL << FW_VDSL_LENG_Pos)
 
#define FW_VDSL_LENG   FW_VDSL_LENG_Msk
 
#define FW_CR_FPA_Pos   (0U)
 
#define FW_CR_FPA_Msk   (0x1UL << FW_CR_FPA_Pos)
 
#define FW_CR_FPA   FW_CR_FPA_Msk
 
#define FW_CR_VDS_Pos   (1U)
 
#define FW_CR_VDS_Msk   (0x1UL << FW_CR_VDS_Pos)
 
#define FW_CR_VDS   FW_CR_VDS_Msk
 
#define FW_CR_VDE_Pos   (2U)
 
#define FW_CR_VDE_Msk   (0x1UL << FW_CR_VDE_Pos)
 
#define FW_CR_VDE   FW_CR_VDE_Msk
 
#define PWR_PVD_SUPPORT
 
#define PWR_CR_LPSDSR_Pos   (0U)
 
#define PWR_CR_LPSDSR_Msk   (0x1UL << PWR_CR_LPSDSR_Pos)
 
#define PWR_CR_LPSDSR   PWR_CR_LPSDSR_Msk
 
#define PWR_CR_PDDS_Pos   (1U)
 
#define PWR_CR_PDDS_Msk   (0x1UL << PWR_CR_PDDS_Pos)
 
#define PWR_CR_PDDS   PWR_CR_PDDS_Msk
 
#define PWR_CR_CWUF_Pos   (2U)
 
#define PWR_CR_CWUF_Msk   (0x1UL << PWR_CR_CWUF_Pos)
 
#define PWR_CR_CWUF   PWR_CR_CWUF_Msk
 
#define PWR_CR_CSBF_Pos   (3U)
 
#define PWR_CR_CSBF_Msk   (0x1UL << PWR_CR_CSBF_Pos)
 
#define PWR_CR_CSBF   PWR_CR_CSBF_Msk
 
#define PWR_CR_PVDE_Pos   (4U)
 
#define PWR_CR_PVDE_Msk   (0x1UL << PWR_CR_PVDE_Pos)
 
#define PWR_CR_PVDE   PWR_CR_PVDE_Msk
 
#define PWR_CR_PLS_Pos   (5U)
 
#define PWR_CR_PLS_Msk   (0x7UL << PWR_CR_PLS_Pos)
 
#define PWR_CR_PLS   PWR_CR_PLS_Msk
 
#define PWR_CR_PLS_0   (0x1UL << PWR_CR_PLS_Pos)
 
#define PWR_CR_PLS_1   (0x2UL << PWR_CR_PLS_Pos)
 
#define PWR_CR_PLS_2   (0x4UL << PWR_CR_PLS_Pos)
 
#define PWR_CR_PLS_LEV0   (0x00000000U)
 
#define PWR_CR_PLS_LEV1   (0x00000020U)
 
#define PWR_CR_PLS_LEV2   (0x00000040U)
 
#define PWR_CR_PLS_LEV3   (0x00000060U)
 
#define PWR_CR_PLS_LEV4   (0x00000080U)
 
#define PWR_CR_PLS_LEV5   (0x000000A0U)
 
#define PWR_CR_PLS_LEV6   (0x000000C0U)
 
#define PWR_CR_PLS_LEV7   (0x000000E0U)
 
#define PWR_CR_DBP_Pos   (8U)
 
#define PWR_CR_DBP_Msk   (0x1UL << PWR_CR_DBP_Pos)
 
#define PWR_CR_DBP   PWR_CR_DBP_Msk
 
#define PWR_CR_ULP_Pos   (9U)
 
#define PWR_CR_ULP_Msk   (0x1UL << PWR_CR_ULP_Pos)
 
#define PWR_CR_ULP   PWR_CR_ULP_Msk
 
#define PWR_CR_FWU_Pos   (10U)
 
#define PWR_CR_FWU_Msk   (0x1UL << PWR_CR_FWU_Pos)
 
#define PWR_CR_FWU   PWR_CR_FWU_Msk
 
#define PWR_CR_VOS_Pos   (11U)
 
#define PWR_CR_VOS_Msk   (0x3UL << PWR_CR_VOS_Pos)
 
#define PWR_CR_VOS   PWR_CR_VOS_Msk
 
#define PWR_CR_VOS_0   (0x1UL << PWR_CR_VOS_Pos)
 
#define PWR_CR_VOS_1   (0x2UL << PWR_CR_VOS_Pos)
 
#define PWR_CR_DSEEKOFF_Pos   (13U)
 
#define PWR_CR_DSEEKOFF_Msk   (0x1UL << PWR_CR_DSEEKOFF_Pos)
 
#define PWR_CR_DSEEKOFF   PWR_CR_DSEEKOFF_Msk
 
#define PWR_CR_LPRUN_Pos   (14U)
 
#define PWR_CR_LPRUN_Msk   (0x1UL << PWR_CR_LPRUN_Pos)
 
#define PWR_CR_LPRUN   PWR_CR_LPRUN_Msk
 
#define PWR_CSR_WUF_Pos   (0U)
 
#define PWR_CSR_WUF_Msk   (0x1UL << PWR_CSR_WUF_Pos)
 
#define PWR_CSR_WUF   PWR_CSR_WUF_Msk
 
#define PWR_CSR_SBF_Pos   (1U)
 
#define PWR_CSR_SBF_Msk   (0x1UL << PWR_CSR_SBF_Pos)
 
#define PWR_CSR_SBF   PWR_CSR_SBF_Msk
 
#define PWR_CSR_PVDO_Pos   (2U)
 
#define PWR_CSR_PVDO_Msk   (0x1UL << PWR_CSR_PVDO_Pos)
 
#define PWR_CSR_PVDO   PWR_CSR_PVDO_Msk
 
#define PWR_CSR_VREFINTRDYF_Pos   (3U)
 
#define PWR_CSR_VREFINTRDYF_Msk   (0x1UL << PWR_CSR_VREFINTRDYF_Pos)
 
#define PWR_CSR_VREFINTRDYF   PWR_CSR_VREFINTRDYF_Msk
 
#define PWR_CSR_VOSF_Pos   (4U)
 
#define PWR_CSR_VOSF_Msk   (0x1UL << PWR_CSR_VOSF_Pos)
 
#define PWR_CSR_VOSF   PWR_CSR_VOSF_Msk
 
#define PWR_CSR_REGLPF_Pos   (5U)
 
#define PWR_CSR_REGLPF_Msk   (0x1UL << PWR_CSR_REGLPF_Pos)
 
#define PWR_CSR_REGLPF   PWR_CSR_REGLPF_Msk
 
#define PWR_CSR_EWUP1_Pos   (8U)
 
#define PWR_CSR_EWUP1_Msk   (0x1UL << PWR_CSR_EWUP1_Pos)
 
#define PWR_CSR_EWUP1   PWR_CSR_EWUP1_Msk
 
#define PWR_CSR_EWUP2_Pos   (9U)
 
#define PWR_CSR_EWUP2_Msk   (0x1UL << PWR_CSR_EWUP2_Pos)
 
#define PWR_CSR_EWUP2   PWR_CSR_EWUP2_Msk
 
#define RCC_HSI48_SUPPORT
 
#define RCC_HSECSS_SUPPORT
 
#define RCC_MCO3_SUPPORT
 
#define RCC_MCO3_AF0_SUPPORT
 
#define RCC_CR_HSION_Pos   (0U)
 
#define RCC_CR_HSION_Msk   (0x1UL << RCC_CR_HSION_Pos)
 
#define RCC_CR_HSION   RCC_CR_HSION_Msk
 
#define RCC_CR_HSIKERON_Pos   (1U)
 
#define RCC_CR_HSIKERON_Msk   (0x1UL << RCC_CR_HSIKERON_Pos)
 
#define RCC_CR_HSIKERON   RCC_CR_HSIKERON_Msk
 
#define RCC_CR_HSIRDY_Pos   (2U)
 
#define RCC_CR_HSIRDY_Msk   (0x1UL << RCC_CR_HSIRDY_Pos)
 
#define RCC_CR_HSIRDY   RCC_CR_HSIRDY_Msk
 
#define RCC_CR_HSIDIVEN_Pos   (3U)
 
#define RCC_CR_HSIDIVEN_Msk   (0x1UL << RCC_CR_HSIDIVEN_Pos)
 
#define RCC_CR_HSIDIVEN   RCC_CR_HSIDIVEN_Msk
 
#define RCC_CR_HSIDIVF_Pos   (4U)
 
#define RCC_CR_HSIDIVF_Msk   (0x1UL << RCC_CR_HSIDIVF_Pos)
 
#define RCC_CR_HSIDIVF   RCC_CR_HSIDIVF_Msk
 
#define RCC_CR_MSION_Pos   (8U)
 
#define RCC_CR_MSION_Msk   (0x1UL << RCC_CR_MSION_Pos)
 
#define RCC_CR_MSION   RCC_CR_MSION_Msk
 
#define RCC_CR_MSIRDY_Pos   (9U)
 
#define RCC_CR_MSIRDY_Msk   (0x1UL << RCC_CR_MSIRDY_Pos)
 
#define RCC_CR_MSIRDY   RCC_CR_MSIRDY_Msk
 
#define RCC_CR_HSEON_Pos   (16U)
 
#define RCC_CR_HSEON_Msk   (0x1UL << RCC_CR_HSEON_Pos)
 
#define RCC_CR_HSEON   RCC_CR_HSEON_Msk
 
#define RCC_CR_HSERDY_Pos   (17U)
 
#define RCC_CR_HSERDY_Msk   (0x1UL << RCC_CR_HSERDY_Pos)
 
#define RCC_CR_HSERDY   RCC_CR_HSERDY_Msk
 
#define RCC_CR_HSEBYP_Pos   (18U)
 
#define RCC_CR_HSEBYP_Msk   (0x1UL << RCC_CR_HSEBYP_Pos)
 
#define RCC_CR_HSEBYP   RCC_CR_HSEBYP_Msk
 
#define RCC_CR_CSSHSEON_Pos   (19U)
 
#define RCC_CR_CSSHSEON_Msk   (0x1UL << RCC_CR_CSSHSEON_Pos)
 
#define RCC_CR_CSSHSEON   RCC_CR_CSSHSEON_Msk
 
#define RCC_CR_RTCPRE_Pos   (20U)
 
#define RCC_CR_RTCPRE_Msk   (0x3UL << RCC_CR_RTCPRE_Pos)
 
#define RCC_CR_RTCPRE   RCC_CR_RTCPRE_Msk
 
#define RCC_CR_RTCPRE_0   (0x1UL << RCC_CR_RTCPRE_Pos)
 
#define RCC_CR_RTCPRE_1   (0x2UL << RCC_CR_RTCPRE_Pos)
 
#define RCC_CR_PLLON_Pos   (24U)
 
#define RCC_CR_PLLON_Msk   (0x1UL << RCC_CR_PLLON_Pos)
 
#define RCC_CR_PLLON   RCC_CR_PLLON_Msk
 
#define RCC_CR_PLLRDY_Pos   (25U)
 
#define RCC_CR_PLLRDY_Msk   (0x1UL << RCC_CR_PLLRDY_Pos)
 
#define RCC_CR_PLLRDY   RCC_CR_PLLRDY_Msk
 
#define RCC_CR_CSSON   RCC_CR_CSSHSEON
 
#define RCC_ICSCR_HSICAL_Pos   (0U)
 
#define RCC_ICSCR_HSICAL_Msk   (0xFFUL << RCC_ICSCR_HSICAL_Pos)
 
#define RCC_ICSCR_HSICAL   RCC_ICSCR_HSICAL_Msk
 
#define RCC_ICSCR_HSITRIM_Pos   (8U)
 
#define RCC_ICSCR_HSITRIM_Msk   (0x1FUL << RCC_ICSCR_HSITRIM_Pos)
 
#define RCC_ICSCR_HSITRIM   RCC_ICSCR_HSITRIM_Msk
 
#define RCC_ICSCR_MSIRANGE_Pos   (13U)
 
#define RCC_ICSCR_MSIRANGE_Msk   (0x7UL << RCC_ICSCR_MSIRANGE_Pos)
 
#define RCC_ICSCR_MSIRANGE   RCC_ICSCR_MSIRANGE_Msk
 
#define RCC_ICSCR_MSIRANGE_0   (0x0UL << RCC_ICSCR_MSIRANGE_Pos)
 
#define RCC_ICSCR_MSIRANGE_1   (0x1UL << RCC_ICSCR_MSIRANGE_Pos)
 
#define RCC_ICSCR_MSIRANGE_2   (0x2UL << RCC_ICSCR_MSIRANGE_Pos)
 
#define RCC_ICSCR_MSIRANGE_3   (0x3UL << RCC_ICSCR_MSIRANGE_Pos)
 
#define RCC_ICSCR_MSIRANGE_4   (0x4UL << RCC_ICSCR_MSIRANGE_Pos)
 
#define RCC_ICSCR_MSIRANGE_5   (0x5UL << RCC_ICSCR_MSIRANGE_Pos)
 
#define RCC_ICSCR_MSIRANGE_6   (0x6UL << RCC_ICSCR_MSIRANGE_Pos)
 
#define RCC_ICSCR_MSICAL_Pos   (16U)
 
#define RCC_ICSCR_MSICAL_Msk   (0xFFUL << RCC_ICSCR_MSICAL_Pos)
 
#define RCC_ICSCR_MSICAL   RCC_ICSCR_MSICAL_Msk
 
#define RCC_ICSCR_MSITRIM_Pos   (24U)
 
#define RCC_ICSCR_MSITRIM_Msk   (0xFFUL << RCC_ICSCR_MSITRIM_Pos)
 
#define RCC_ICSCR_MSITRIM   RCC_ICSCR_MSITRIM_Msk
 
#define RCC_CRRCR_HSI48ON_Pos   (0U)
 
#define RCC_CRRCR_HSI48ON_Msk   (0x1UL << RCC_CRRCR_HSI48ON_Pos)
 
#define RCC_CRRCR_HSI48ON   RCC_CRRCR_HSI48ON_Msk
 
#define RCC_CRRCR_HSI48RDY_Pos   (1U)
 
#define RCC_CRRCR_HSI48RDY_Msk   (0x1UL << RCC_CRRCR_HSI48RDY_Pos)
 
#define RCC_CRRCR_HSI48RDY   RCC_CRRCR_HSI48RDY_Msk
 
#define RCC_CRRCR_HSI48CAL_Pos   (8U)
 
#define RCC_CRRCR_HSI48CAL_Msk   (0xFFUL << RCC_CRRCR_HSI48CAL_Pos)
 
#define RCC_CRRCR_HSI48CAL   RCC_CRRCR_HSI48CAL_Msk
 
#define RCC_CFGR_SW_Pos   (0U)
 
#define RCC_CFGR_SW_Msk   (0x3UL << RCC_CFGR_SW_Pos)
 
#define RCC_CFGR_SW   RCC_CFGR_SW_Msk
 
#define RCC_CFGR_SW_0   (0x1UL << RCC_CFGR_SW_Pos)
 
#define RCC_CFGR_SW_1   (0x2UL << RCC_CFGR_SW_Pos)
 
#define RCC_CFGR_SW_MSI   (0x00000000U)
 
#define RCC_CFGR_SW_HSI   (0x00000001U)
 
#define RCC_CFGR_SW_HSE   (0x00000002U)
 
#define RCC_CFGR_SW_PLL   (0x00000003U)
 
#define RCC_CFGR_SWS_Pos   (2U)
 
#define RCC_CFGR_SWS_Msk   (0x3UL << RCC_CFGR_SWS_Pos)
 
#define RCC_CFGR_SWS   RCC_CFGR_SWS_Msk
 
#define RCC_CFGR_SWS_0   (0x1UL << RCC_CFGR_SWS_Pos)
 
#define RCC_CFGR_SWS_1   (0x2UL << RCC_CFGR_SWS_Pos)
 
#define RCC_CFGR_SWS_MSI   (0x00000000U)
 
#define RCC_CFGR_SWS_HSI   (0x00000004U)
 
#define RCC_CFGR_SWS_HSE   (0x00000008U)
 
#define RCC_CFGR_SWS_PLL   (0x0000000CU)
 
#define RCC_CFGR_HPRE_Pos   (4U)
 
#define RCC_CFGR_HPRE_Msk   (0xFUL << RCC_CFGR_HPRE_Pos)
 
#define RCC_CFGR_HPRE   RCC_CFGR_HPRE_Msk
 
#define RCC_CFGR_HPRE_0   (0x1UL << RCC_CFGR_HPRE_Pos)
 
#define RCC_CFGR_HPRE_1   (0x2UL << RCC_CFGR_HPRE_Pos)
 
#define RCC_CFGR_HPRE_2   (0x4UL << RCC_CFGR_HPRE_Pos)
 
#define RCC_CFGR_HPRE_3   (0x8UL << RCC_CFGR_HPRE_Pos)
 
#define RCC_CFGR_HPRE_DIV1   (0x00000000U)
 
#define RCC_CFGR_HPRE_DIV2   (0x00000080U)
 
#define RCC_CFGR_HPRE_DIV4   (0x00000090U)
 
#define RCC_CFGR_HPRE_DIV8   (0x000000A0U)
 
#define RCC_CFGR_HPRE_DIV16   (0x000000B0U)
 
#define RCC_CFGR_HPRE_DIV64   (0x000000C0U)
 
#define RCC_CFGR_HPRE_DIV128   (0x000000D0U)
 
#define RCC_CFGR_HPRE_DIV256   (0x000000E0U)
 
#define RCC_CFGR_HPRE_DIV512   (0x000000F0U)
 
#define RCC_CFGR_PPRE1_Pos   (8U)
 
#define RCC_CFGR_PPRE1_Msk   (0x7UL << RCC_CFGR_PPRE1_Pos)
 
#define RCC_CFGR_PPRE1   RCC_CFGR_PPRE1_Msk
 
#define RCC_CFGR_PPRE1_0   (0x1UL << RCC_CFGR_PPRE1_Pos)
 
#define RCC_CFGR_PPRE1_1   (0x2UL << RCC_CFGR_PPRE1_Pos)
 
#define RCC_CFGR_PPRE1_2   (0x4UL << RCC_CFGR_PPRE1_Pos)
 
#define RCC_CFGR_PPRE1_DIV1   (0x00000000U)
 
#define RCC_CFGR_PPRE1_DIV2   (0x00000400U)
 
#define RCC_CFGR_PPRE1_DIV4   (0x00000500U)
 
#define RCC_CFGR_PPRE1_DIV8   (0x00000600U)
 
#define RCC_CFGR_PPRE1_DIV16   (0x00000700U)
 
#define RCC_CFGR_PPRE2_Pos   (11U)
 
#define RCC_CFGR_PPRE2_Msk   (0x7UL << RCC_CFGR_PPRE2_Pos)
 
#define RCC_CFGR_PPRE2   RCC_CFGR_PPRE2_Msk
 
#define RCC_CFGR_PPRE2_0   (0x1UL << RCC_CFGR_PPRE2_Pos)
 
#define RCC_CFGR_PPRE2_1   (0x2UL << RCC_CFGR_PPRE2_Pos)
 
#define RCC_CFGR_PPRE2_2   (0x4UL << RCC_CFGR_PPRE2_Pos)
 
#define RCC_CFGR_PPRE2_DIV1   (0x00000000U)
 
#define RCC_CFGR_PPRE2_DIV2   (0x00002000U)
 
#define RCC_CFGR_PPRE2_DIV4   (0x00002800U)
 
#define RCC_CFGR_PPRE2_DIV8   (0x00003000U)
 
#define RCC_CFGR_PPRE2_DIV16   (0x00003800U)
 
#define RCC_CFGR_STOPWUCK_Pos   (15U)
 
#define RCC_CFGR_STOPWUCK_Msk   (0x1UL << RCC_CFGR_STOPWUCK_Pos)
 
#define RCC_CFGR_STOPWUCK   RCC_CFGR_STOPWUCK_Msk
 
#define RCC_CFGR_PLLSRC_Pos   (16U)
 
#define RCC_CFGR_PLLSRC_Msk   (0x1UL << RCC_CFGR_PLLSRC_Pos)
 
#define RCC_CFGR_PLLSRC   RCC_CFGR_PLLSRC_Msk
 
#define RCC_CFGR_PLLSRC_HSI   (0x00000000U)
 
#define RCC_CFGR_PLLSRC_HSE   (0x00010000U)
 
#define RCC_CFGR_PLLMUL_Pos   (18U)
 
#define RCC_CFGR_PLLMUL_Msk   (0xFUL << RCC_CFGR_PLLMUL_Pos)
 
#define RCC_CFGR_PLLMUL   RCC_CFGR_PLLMUL_Msk
 
#define RCC_CFGR_PLLMUL_0   (0x1UL << RCC_CFGR_PLLMUL_Pos)
 
#define RCC_CFGR_PLLMUL_1   (0x2UL << RCC_CFGR_PLLMUL_Pos)
 
#define RCC_CFGR_PLLMUL_2   (0x4UL << RCC_CFGR_PLLMUL_Pos)
 
#define RCC_CFGR_PLLMUL_3   (0x8UL << RCC_CFGR_PLLMUL_Pos)
 
#define RCC_CFGR_PLLMUL3   (0x00000000U)
 
#define RCC_CFGR_PLLMUL4   (0x00040000U)
 
#define RCC_CFGR_PLLMUL6   (0x00080000U)
 
#define RCC_CFGR_PLLMUL8   (0x000C0000U)
 
#define RCC_CFGR_PLLMUL12   (0x00100000U)
 
#define RCC_CFGR_PLLMUL16   (0x00140000U)
 
#define RCC_CFGR_PLLMUL24   (0x00180000U)
 
#define RCC_CFGR_PLLMUL32   (0x001C0000U)
 
#define RCC_CFGR_PLLMUL48   (0x00200000U)
 
#define RCC_CFGR_PLLDIV_Pos   (22U)
 
#define RCC_CFGR_PLLDIV_Msk   (0x3UL << RCC_CFGR_PLLDIV_Pos)
 
#define RCC_CFGR_PLLDIV   RCC_CFGR_PLLDIV_Msk
 
#define RCC_CFGR_PLLDIV_0   (0x1UL << RCC_CFGR_PLLDIV_Pos)
 
#define RCC_CFGR_PLLDIV_1   (0x2UL << RCC_CFGR_PLLDIV_Pos)
 
#define RCC_CFGR_PLLDIV2_Pos   (22U)
 
#define RCC_CFGR_PLLDIV2_Msk   (0x1UL << RCC_CFGR_PLLDIV2_Pos)
 
#define RCC_CFGR_PLLDIV2   RCC_CFGR_PLLDIV2_Msk
 
#define RCC_CFGR_PLLDIV3_Pos   (23U)
 
#define RCC_CFGR_PLLDIV3_Msk   (0x1UL << RCC_CFGR_PLLDIV3_Pos)
 
#define RCC_CFGR_PLLDIV3   RCC_CFGR_PLLDIV3_Msk
 
#define RCC_CFGR_PLLDIV4_Pos   (22U)
 
#define RCC_CFGR_PLLDIV4_Msk   (0x3UL << RCC_CFGR_PLLDIV4_Pos)
 
#define RCC_CFGR_PLLDIV4   RCC_CFGR_PLLDIV4_Msk
 
#define RCC_CFGR_MCOSEL_Pos   (24U)
 
#define RCC_CFGR_MCOSEL_Msk   (0xFUL << RCC_CFGR_MCOSEL_Pos)
 
#define RCC_CFGR_MCOSEL   RCC_CFGR_MCOSEL_Msk
 
#define RCC_CFGR_MCOSEL_0   (0x1UL << RCC_CFGR_MCOSEL_Pos)
 
#define RCC_CFGR_MCOSEL_1   (0x2UL << RCC_CFGR_MCOSEL_Pos)
 
#define RCC_CFGR_MCOSEL_2   (0x4UL << RCC_CFGR_MCOSEL_Pos)
 
#define RCC_CFGR_MCOSEL_3   (0x8UL << RCC_CFGR_MCOSEL_Pos)
 
#define RCC_CFGR_MCOSEL_NOCLOCK   (0x00000000U)
 
#define RCC_CFGR_MCOSEL_SYSCLK_Pos   (24U)
 
#define RCC_CFGR_MCOSEL_SYSCLK_Msk   (0x1UL << RCC_CFGR_MCOSEL_SYSCLK_Pos)
 
#define RCC_CFGR_MCOSEL_SYSCLK   RCC_CFGR_MCOSEL_SYSCLK_Msk
 
#define RCC_CFGR_MCOSEL_HSI_Pos   (25U)
 
#define RCC_CFGR_MCOSEL_HSI_Msk   (0x1UL << RCC_CFGR_MCOSEL_HSI_Pos)
 
#define RCC_CFGR_MCOSEL_HSI   RCC_CFGR_MCOSEL_HSI_Msk
 
#define RCC_CFGR_MCOSEL_MSI_Pos   (24U)
 
#define RCC_CFGR_MCOSEL_MSI_Msk   (0x3UL << RCC_CFGR_MCOSEL_MSI_Pos)
 
#define RCC_CFGR_MCOSEL_MSI   RCC_CFGR_MCOSEL_MSI_Msk
 
#define RCC_CFGR_MCOSEL_HSE_Pos   (26U)
 
#define RCC_CFGR_MCOSEL_HSE_Msk   (0x1UL << RCC_CFGR_MCOSEL_HSE_Pos)
 
#define RCC_CFGR_MCOSEL_HSE   RCC_CFGR_MCOSEL_HSE_Msk
 
#define RCC_CFGR_MCOSEL_PLL_Pos   (24U)
 
#define RCC_CFGR_MCOSEL_PLL_Msk   (0x5UL << RCC_CFGR_MCOSEL_PLL_Pos)
 
#define RCC_CFGR_MCOSEL_PLL   RCC_CFGR_MCOSEL_PLL_Msk
 
#define RCC_CFGR_MCOSEL_LSI_Pos   (25U)
 
#define RCC_CFGR_MCOSEL_LSI_Msk   (0x3UL << RCC_CFGR_MCOSEL_LSI_Pos)
 
#define RCC_CFGR_MCOSEL_LSI   RCC_CFGR_MCOSEL_LSI_Msk
 
#define RCC_CFGR_MCOSEL_LSE_Pos   (24U)
 
#define RCC_CFGR_MCOSEL_LSE_Msk   (0x7UL << RCC_CFGR_MCOSEL_LSE_Pos)
 
#define RCC_CFGR_MCOSEL_LSE   RCC_CFGR_MCOSEL_LSE_Msk
 
#define RCC_CFGR_MCOSEL_HSI48_Pos   (27U)
 
#define RCC_CFGR_MCOSEL_HSI48_Msk   (0x1UL << RCC_CFGR_MCOSEL_HSI48_Pos)
 
#define RCC_CFGR_MCOSEL_HSI48   RCC_CFGR_MCOSEL_HSI48_Msk
 
#define RCC_CFGR_MCOPRE_Pos   (28U)
 
#define RCC_CFGR_MCOPRE_Msk   (0x7UL << RCC_CFGR_MCOPRE_Pos)
 
#define RCC_CFGR_MCOPRE   RCC_CFGR_MCOPRE_Msk
 
#define RCC_CFGR_MCOPRE_0   (0x1UL << RCC_CFGR_MCOPRE_Pos)
 
#define RCC_CFGR_MCOPRE_1   (0x2UL << RCC_CFGR_MCOPRE_Pos)
 
#define RCC_CFGR_MCOPRE_2   (0x4UL << RCC_CFGR_MCOPRE_Pos)
 
#define RCC_CFGR_MCOPRE_DIV1   (0x00000000U)
 
#define RCC_CFGR_MCOPRE_DIV2   (0x10000000U)
 
#define RCC_CFGR_MCOPRE_DIV4   (0x20000000U)
 
#define RCC_CFGR_MCOPRE_DIV8   (0x30000000U)
 
#define RCC_CFGR_MCOPRE_DIV16   (0x40000000U)
 
#define RCC_CFGR_MCO_NOCLOCK   RCC_CFGR_MCOSEL_NOCLOCK
 
#define RCC_CFGR_MCO_SYSCLK   RCC_CFGR_MCOSEL_SYSCLK
 
#define RCC_CFGR_MCO_HSI   RCC_CFGR_MCOSEL_HSI
 
#define RCC_CFGR_MCO_MSI   RCC_CFGR_MCOSEL_MSI
 
#define RCC_CFGR_MCO_HSE   RCC_CFGR_MCOSEL_HSE
 
#define RCC_CFGR_MCO_PLL   RCC_CFGR_MCOSEL_PLL
 
#define RCC_CFGR_MCO_LSI   RCC_CFGR_MCOSEL_LSI
 
#define RCC_CFGR_MCO_LSE   RCC_CFGR_MCOSEL_LSE
 
#define RCC_CFGR_MCO_HSI48   RCC_CFGR_MCOSEL_HSI48
 
#define RCC_CFGR_MCO_PRE   RCC_CFGR_MCOPRE
 
#define RCC_CFGR_MCO_PRE_1   RCC_CFGR_MCOPRE_DIV1
 
#define RCC_CFGR_MCO_PRE_2   RCC_CFGR_MCOPRE_DIV2
 
#define RCC_CFGR_MCO_PRE_4   RCC_CFGR_MCOPRE_DIV4
 
#define RCC_CFGR_MCO_PRE_8   RCC_CFGR_MCOPRE_DIV8
 
#define RCC_CFGR_MCO_PRE_16   RCC_CFGR_MCOPRE_DIV16
 
#define RCC_CIER_LSIRDYIE_Pos   (0U)
 
#define RCC_CIER_LSIRDYIE_Msk   (0x1UL << RCC_CIER_LSIRDYIE_Pos)
 
#define RCC_CIER_LSIRDYIE   RCC_CIER_LSIRDYIE_Msk
 
#define RCC_CIER_LSERDYIE_Pos   (1U)
 
#define RCC_CIER_LSERDYIE_Msk   (0x1UL << RCC_CIER_LSERDYIE_Pos)
 
#define RCC_CIER_LSERDYIE   RCC_CIER_LSERDYIE_Msk
 
#define RCC_CIER_HSIRDYIE_Pos   (2U)
 
#define RCC_CIER_HSIRDYIE_Msk   (0x1UL << RCC_CIER_HSIRDYIE_Pos)
 
#define RCC_CIER_HSIRDYIE   RCC_CIER_HSIRDYIE_Msk
 
#define RCC_CIER_HSERDYIE_Pos   (3U)
 
#define RCC_CIER_HSERDYIE_Msk   (0x1UL << RCC_CIER_HSERDYIE_Pos)
 
#define RCC_CIER_HSERDYIE   RCC_CIER_HSERDYIE_Msk
 
#define RCC_CIER_PLLRDYIE_Pos   (4U)
 
#define RCC_CIER_PLLRDYIE_Msk   (0x1UL << RCC_CIER_PLLRDYIE_Pos)
 
#define RCC_CIER_PLLRDYIE   RCC_CIER_PLLRDYIE_Msk
 
#define RCC_CIER_MSIRDYIE_Pos   (5U)
 
#define RCC_CIER_MSIRDYIE_Msk   (0x1UL << RCC_CIER_MSIRDYIE_Pos)
 
#define RCC_CIER_MSIRDYIE   RCC_CIER_MSIRDYIE_Msk
 
#define RCC_CIER_HSI48RDYIE_Pos   (6U)
 
#define RCC_CIER_HSI48RDYIE_Msk   (0x1UL << RCC_CIER_HSI48RDYIE_Pos)
 
#define RCC_CIER_HSI48RDYIE   RCC_CIER_HSI48RDYIE_Msk
 
#define RCC_CIER_CSSLSE_Pos   (7U)
 
#define RCC_CIER_CSSLSE_Msk   (0x1UL << RCC_CIER_CSSLSE_Pos)
 
#define RCC_CIER_CSSLSE   RCC_CIER_CSSLSE_Msk
 
#define RCC_CIER_LSECSSIE   RCC_CIER_CSSLSE
 
#define RCC_CIFR_LSIRDYF_Pos   (0U)
 
#define RCC_CIFR_LSIRDYF_Msk   (0x1UL << RCC_CIFR_LSIRDYF_Pos)
 
#define RCC_CIFR_LSIRDYF   RCC_CIFR_LSIRDYF_Msk
 
#define RCC_CIFR_LSERDYF_Pos   (1U)
 
#define RCC_CIFR_LSERDYF_Msk   (0x1UL << RCC_CIFR_LSERDYF_Pos)
 
#define RCC_CIFR_LSERDYF   RCC_CIFR_LSERDYF_Msk
 
#define RCC_CIFR_HSIRDYF_Pos   (2U)
 
#define RCC_CIFR_HSIRDYF_Msk   (0x1UL << RCC_CIFR_HSIRDYF_Pos)
 
#define RCC_CIFR_HSIRDYF   RCC_CIFR_HSIRDYF_Msk
 
#define RCC_CIFR_HSERDYF_Pos   (3U)
 
#define RCC_CIFR_HSERDYF_Msk   (0x1UL << RCC_CIFR_HSERDYF_Pos)
 
#define RCC_CIFR_HSERDYF   RCC_CIFR_HSERDYF_Msk
 
#define RCC_CIFR_PLLRDYF_Pos   (4U)
 
#define RCC_CIFR_PLLRDYF_Msk   (0x1UL << RCC_CIFR_PLLRDYF_Pos)
 
#define RCC_CIFR_PLLRDYF   RCC_CIFR_PLLRDYF_Msk
 
#define RCC_CIFR_MSIRDYF_Pos   (5U)
 
#define RCC_CIFR_MSIRDYF_Msk   (0x1UL << RCC_CIFR_MSIRDYF_Pos)
 
#define RCC_CIFR_MSIRDYF   RCC_CIFR_MSIRDYF_Msk
 
#define RCC_CIFR_HSI48RDYF_Pos   (6U)
 
#define RCC_CIFR_HSI48RDYF_Msk   (0x1UL << RCC_CIFR_HSI48RDYF_Pos)
 
#define RCC_CIFR_HSI48RDYF   RCC_CIFR_HSI48RDYF_Msk
 
#define RCC_CIFR_CSSLSEF_Pos   (7U)
 
#define RCC_CIFR_CSSLSEF_Msk   (0x1UL << RCC_CIFR_CSSLSEF_Pos)
 
#define RCC_CIFR_CSSLSEF   RCC_CIFR_CSSLSEF_Msk
 
#define RCC_CIFR_CSSHSEF_Pos   (8U)
 
#define RCC_CIFR_CSSHSEF_Msk   (0x1UL << RCC_CIFR_CSSHSEF_Pos)
 
#define RCC_CIFR_CSSHSEF   RCC_CIFR_CSSHSEF_Msk
 
#define RCC_CIFR_LSECSSF   RCC_CIFR_CSSLSEF
 
#define RCC_CIFR_CSSF   RCC_CIFR_CSSHSEF
 
#define RCC_CICR_LSIRDYC_Pos   (0U)
 
#define RCC_CICR_LSIRDYC_Msk   (0x1UL << RCC_CICR_LSIRDYC_Pos)
 
#define RCC_CICR_LSIRDYC   RCC_CICR_LSIRDYC_Msk
 
#define RCC_CICR_LSERDYC_Pos   (1U)
 
#define RCC_CICR_LSERDYC_Msk   (0x1UL << RCC_CICR_LSERDYC_Pos)
 
#define RCC_CICR_LSERDYC   RCC_CICR_LSERDYC_Msk
 
#define RCC_CICR_HSIRDYC_Pos   (2U)
 
#define RCC_CICR_HSIRDYC_Msk   (0x1UL << RCC_CICR_HSIRDYC_Pos)
 
#define RCC_CICR_HSIRDYC   RCC_CICR_HSIRDYC_Msk
 
#define RCC_CICR_HSERDYC_Pos   (3U)
 
#define RCC_CICR_HSERDYC_Msk   (0x1UL << RCC_CICR_HSERDYC_Pos)
 
#define RCC_CICR_HSERDYC   RCC_CICR_HSERDYC_Msk
 
#define RCC_CICR_PLLRDYC_Pos   (4U)
 
#define RCC_CICR_PLLRDYC_Msk   (0x1UL << RCC_CICR_PLLRDYC_Pos)
 
#define RCC_CICR_PLLRDYC   RCC_CICR_PLLRDYC_Msk
 
#define RCC_CICR_MSIRDYC_Pos   (5U)
 
#define RCC_CICR_MSIRDYC_Msk   (0x1UL << RCC_CICR_MSIRDYC_Pos)
 
#define RCC_CICR_MSIRDYC   RCC_CICR_MSIRDYC_Msk
 
#define RCC_CICR_HSI48RDYC_Pos   (6U)
 
#define RCC_CICR_HSI48RDYC_Msk   (0x1UL << RCC_CICR_HSI48RDYC_Pos)
 
#define RCC_CICR_HSI48RDYC   RCC_CICR_HSI48RDYC_Msk
 
#define RCC_CICR_CSSLSEC_Pos   (7U)
 
#define RCC_CICR_CSSLSEC_Msk   (0x1UL << RCC_CICR_CSSLSEC_Pos)
 
#define RCC_CICR_CSSLSEC   RCC_CICR_CSSLSEC_Msk
 
#define RCC_CICR_CSSHSEC_Pos   (8U)
 
#define RCC_CICR_CSSHSEC_Msk   (0x1UL << RCC_CICR_CSSHSEC_Pos)
 
#define RCC_CICR_CSSHSEC   RCC_CICR_CSSHSEC_Msk
 
#define RCC_CICR_LSECSSC   RCC_CICR_CSSLSEC
 
#define RCC_CICR_CSSC   RCC_CICR_CSSHSEC
 
#define RCC_IOPRSTR_IOPARST_Pos   (0U)
 
#define RCC_IOPRSTR_IOPARST_Msk   (0x1UL << RCC_IOPRSTR_IOPARST_Pos)
 
#define RCC_IOPRSTR_IOPARST   RCC_IOPRSTR_IOPARST_Msk
 
#define RCC_IOPRSTR_IOPBRST_Pos   (1U)
 
#define RCC_IOPRSTR_IOPBRST_Msk   (0x1UL << RCC_IOPRSTR_IOPBRST_Pos)
 
#define RCC_IOPRSTR_IOPBRST   RCC_IOPRSTR_IOPBRST_Msk
 
#define RCC_IOPRSTR_IOPCRST_Pos   (2U)
 
#define RCC_IOPRSTR_IOPCRST_Msk   (0x1UL << RCC_IOPRSTR_IOPCRST_Pos)
 
#define RCC_IOPRSTR_IOPCRST   RCC_IOPRSTR_IOPCRST_Msk
 
#define RCC_IOPRSTR_IOPDRST_Pos   (3U)
 
#define RCC_IOPRSTR_IOPDRST_Msk   (0x1UL << RCC_IOPRSTR_IOPDRST_Pos)
 
#define RCC_IOPRSTR_IOPDRST   RCC_IOPRSTR_IOPDRST_Msk
 
#define RCC_IOPRSTR_IOPHRST_Pos   (7U)
 
#define RCC_IOPRSTR_IOPHRST_Msk   (0x1UL << RCC_IOPRSTR_IOPHRST_Pos)
 
#define RCC_IOPRSTR_IOPHRST   RCC_IOPRSTR_IOPHRST_Msk
 
#define RCC_IOPRSTR_GPIOARST   RCC_IOPRSTR_IOPARST
 
#define RCC_IOPRSTR_GPIOBRST   RCC_IOPRSTR_IOPBRST
 
#define RCC_IOPRSTR_GPIOCRST   RCC_IOPRSTR_IOPCRST
 
#define RCC_IOPRSTR_GPIODRST   RCC_IOPRSTR_IOPDRST
 
#define RCC_IOPRSTR_GPIOHRST   RCC_IOPRSTR_IOPHRST
 
#define RCC_AHBRSTR_DMARST_Pos   (0U)
 
#define RCC_AHBRSTR_DMARST_Msk   (0x1UL << RCC_AHBRSTR_DMARST_Pos)
 
#define RCC_AHBRSTR_DMARST   RCC_AHBRSTR_DMARST_Msk
 
#define RCC_AHBRSTR_MIFRST_Pos   (8U)
 
#define RCC_AHBRSTR_MIFRST_Msk   (0x1UL << RCC_AHBRSTR_MIFRST_Pos)
 
#define RCC_AHBRSTR_MIFRST   RCC_AHBRSTR_MIFRST_Msk
 
#define RCC_AHBRSTR_CRCRST_Pos   (12U)
 
#define RCC_AHBRSTR_CRCRST_Msk   (0x1UL << RCC_AHBRSTR_CRCRST_Pos)
 
#define RCC_AHBRSTR_CRCRST   RCC_AHBRSTR_CRCRST_Msk
 
#define RCC_AHBRSTR_TSCRST_Pos   (16U)
 
#define RCC_AHBRSTR_TSCRST_Msk   (0x1UL << RCC_AHBRSTR_TSCRST_Pos)
 
#define RCC_AHBRSTR_TSCRST   RCC_AHBRSTR_TSCRST_Msk
 
#define RCC_AHBRSTR_RNGRST_Pos   (20U)
 
#define RCC_AHBRSTR_RNGRST_Msk   (0x1UL << RCC_AHBRSTR_RNGRST_Pos)
 
#define RCC_AHBRSTR_RNGRST   RCC_AHBRSTR_RNGRST_Msk
 
#define RCC_AHBRSTR_DMA1RST   RCC_AHBRSTR_DMARST
 
#define RCC_APB2RSTR_SYSCFGRST_Pos   (0U)
 
#define RCC_APB2RSTR_SYSCFGRST_Msk   (0x1UL << RCC_APB2RSTR_SYSCFGRST_Pos)
 
#define RCC_APB2RSTR_SYSCFGRST   RCC_APB2RSTR_SYSCFGRST_Msk
 
#define RCC_APB2RSTR_TIM21RST_Pos   (2U)
 
#define RCC_APB2RSTR_TIM21RST_Msk   (0x1UL << RCC_APB2RSTR_TIM21RST_Pos)
 
#define RCC_APB2RSTR_TIM21RST   RCC_APB2RSTR_TIM21RST_Msk
 
#define RCC_APB2RSTR_TIM22RST_Pos   (5U)
 
#define RCC_APB2RSTR_TIM22RST_Msk   (0x1UL << RCC_APB2RSTR_TIM22RST_Pos)
 
#define RCC_APB2RSTR_TIM22RST   RCC_APB2RSTR_TIM22RST_Msk
 
#define RCC_APB2RSTR_ADCRST_Pos   (9U)
 
#define RCC_APB2RSTR_ADCRST_Msk   (0x1UL << RCC_APB2RSTR_ADCRST_Pos)
 
#define RCC_APB2RSTR_ADCRST   RCC_APB2RSTR_ADCRST_Msk
 
#define RCC_APB2RSTR_SPI1RST_Pos   (12U)
 
#define RCC_APB2RSTR_SPI1RST_Msk   (0x1UL << RCC_APB2RSTR_SPI1RST_Pos)
 
#define RCC_APB2RSTR_SPI1RST   RCC_APB2RSTR_SPI1RST_Msk
 
#define RCC_APB2RSTR_USART1RST_Pos   (14U)
 
#define RCC_APB2RSTR_USART1RST_Msk   (0x1UL << RCC_APB2RSTR_USART1RST_Pos)
 
#define RCC_APB2RSTR_USART1RST   RCC_APB2RSTR_USART1RST_Msk
 
#define RCC_APB2RSTR_DBGRST_Pos   (22U)
 
#define RCC_APB2RSTR_DBGRST_Msk   (0x1UL << RCC_APB2RSTR_DBGRST_Pos)
 
#define RCC_APB2RSTR_DBGRST   RCC_APB2RSTR_DBGRST_Msk
 
#define RCC_APB2RSTR_ADC1RST   RCC_APB2RSTR_ADCRST
 
#define RCC_APB2RSTR_DBGMCURST   RCC_APB2RSTR_DBGRST
 
#define RCC_APB1RSTR_TIM2RST_Pos   (0U)
 
#define RCC_APB1RSTR_TIM2RST_Msk   (0x1UL << RCC_APB1RSTR_TIM2RST_Pos)
 
#define RCC_APB1RSTR_TIM2RST   RCC_APB1RSTR_TIM2RST_Msk
 
#define RCC_APB1RSTR_TIM6RST_Pos   (4U)
 
#define RCC_APB1RSTR_TIM6RST_Msk   (0x1UL << RCC_APB1RSTR_TIM6RST_Pos)
 
#define RCC_APB1RSTR_TIM6RST   RCC_APB1RSTR_TIM6RST_Msk
 
#define RCC_APB1RSTR_LCDRST_Pos   (9U)
 
#define RCC_APB1RSTR_LCDRST_Msk   (0x1UL << RCC_APB1RSTR_LCDRST_Pos)
 
#define RCC_APB1RSTR_LCDRST   RCC_APB1RSTR_LCDRST_Msk
 
#define RCC_APB1RSTR_WWDGRST_Pos   (11U)
 
#define RCC_APB1RSTR_WWDGRST_Msk   (0x1UL << RCC_APB1RSTR_WWDGRST_Pos)
 
#define RCC_APB1RSTR_WWDGRST   RCC_APB1RSTR_WWDGRST_Msk
 
#define RCC_APB1RSTR_SPI2RST_Pos   (14U)
 
#define RCC_APB1RSTR_SPI2RST_Msk   (0x1UL << RCC_APB1RSTR_SPI2RST_Pos)
 
#define RCC_APB1RSTR_SPI2RST   RCC_APB1RSTR_SPI2RST_Msk
 
#define RCC_APB1RSTR_USART2RST_Pos   (17U)
 
#define RCC_APB1RSTR_USART2RST_Msk   (0x1UL << RCC_APB1RSTR_USART2RST_Pos)
 
#define RCC_APB1RSTR_USART2RST   RCC_APB1RSTR_USART2RST_Msk
 
#define RCC_APB1RSTR_LPUART1RST_Pos   (18U)
 
#define RCC_APB1RSTR_LPUART1RST_Msk   (0x1UL << RCC_APB1RSTR_LPUART1RST_Pos)
 
#define RCC_APB1RSTR_LPUART1RST   RCC_APB1RSTR_LPUART1RST_Msk
 
#define RCC_APB1RSTR_I2C1RST_Pos   (21U)
 
#define RCC_APB1RSTR_I2C1RST_Msk   (0x1UL << RCC_APB1RSTR_I2C1RST_Pos)
 
#define RCC_APB1RSTR_I2C1RST   RCC_APB1RSTR_I2C1RST_Msk
 
#define RCC_APB1RSTR_I2C2RST_Pos   (22U)
 
#define RCC_APB1RSTR_I2C2RST_Msk   (0x1UL << RCC_APB1RSTR_I2C2RST_Pos)
 
#define RCC_APB1RSTR_I2C2RST   RCC_APB1RSTR_I2C2RST_Msk
 
#define RCC_APB1RSTR_USBRST_Pos   (23U)
 
#define RCC_APB1RSTR_USBRST_Msk   (0x1UL << RCC_APB1RSTR_USBRST_Pos)
 
#define RCC_APB1RSTR_USBRST   RCC_APB1RSTR_USBRST_Msk
 
#define RCC_APB1RSTR_CRSRST_Pos   (27U)
 
#define RCC_APB1RSTR_CRSRST_Msk   (0x1UL << RCC_APB1RSTR_CRSRST_Pos)
 
#define RCC_APB1RSTR_CRSRST   RCC_APB1RSTR_CRSRST_Msk
 
#define RCC_APB1RSTR_PWRRST_Pos   (28U)
 
#define RCC_APB1RSTR_PWRRST_Msk   (0x1UL << RCC_APB1RSTR_PWRRST_Pos)
 
#define RCC_APB1RSTR_PWRRST   RCC_APB1RSTR_PWRRST_Msk
 
#define RCC_APB1RSTR_DACRST_Pos   (29U)
 
#define RCC_APB1RSTR_DACRST_Msk   (0x1UL << RCC_APB1RSTR_DACRST_Pos)
 
#define RCC_APB1RSTR_DACRST   RCC_APB1RSTR_DACRST_Msk
 
#define RCC_APB1RSTR_LPTIM1RST_Pos   (31U)
 
#define RCC_APB1RSTR_LPTIM1RST_Msk   (0x1UL << RCC_APB1RSTR_LPTIM1RST_Pos)
 
#define RCC_APB1RSTR_LPTIM1RST   RCC_APB1RSTR_LPTIM1RST_Msk
 
#define RCC_IOPENR_IOPAEN_Pos   (0U)
 
#define RCC_IOPENR_IOPAEN_Msk   (0x1UL << RCC_IOPENR_IOPAEN_Pos)
 
#define RCC_IOPENR_IOPAEN   RCC_IOPENR_IOPAEN_Msk
 
#define RCC_IOPENR_IOPBEN_Pos   (1U)
 
#define RCC_IOPENR_IOPBEN_Msk   (0x1UL << RCC_IOPENR_IOPBEN_Pos)
 
#define RCC_IOPENR_IOPBEN   RCC_IOPENR_IOPBEN_Msk
 
#define RCC_IOPENR_IOPCEN_Pos   (2U)
 
#define RCC_IOPENR_IOPCEN_Msk   (0x1UL << RCC_IOPENR_IOPCEN_Pos)
 
#define RCC_IOPENR_IOPCEN   RCC_IOPENR_IOPCEN_Msk
 
#define RCC_IOPENR_IOPDEN_Pos   (3U)
 
#define RCC_IOPENR_IOPDEN_Msk   (0x1UL << RCC_IOPENR_IOPDEN_Pos)
 
#define RCC_IOPENR_IOPDEN   RCC_IOPENR_IOPDEN_Msk
 
#define RCC_IOPENR_IOPHEN_Pos   (7U)
 
#define RCC_IOPENR_IOPHEN_Msk   (0x1UL << RCC_IOPENR_IOPHEN_Pos)
 
#define RCC_IOPENR_IOPHEN   RCC_IOPENR_IOPHEN_Msk
 
#define RCC_IOPENR_GPIOAEN   RCC_IOPENR_IOPAEN
 
#define RCC_IOPENR_GPIOBEN   RCC_IOPENR_IOPBEN
 
#define RCC_IOPENR_GPIOCEN   RCC_IOPENR_IOPCEN
 
#define RCC_IOPENR_GPIODEN   RCC_IOPENR_IOPDEN
 
#define RCC_IOPENR_GPIOHEN   RCC_IOPENR_IOPHEN
 
#define RCC_AHBENR_DMAEN_Pos   (0U)
 
#define RCC_AHBENR_DMAEN_Msk   (0x1UL << RCC_AHBENR_DMAEN_Pos)
 
#define RCC_AHBENR_DMAEN   RCC_AHBENR_DMAEN_Msk
 
#define RCC_AHBENR_MIFEN_Pos   (8U)
 
#define RCC_AHBENR_MIFEN_Msk   (0x1UL << RCC_AHBENR_MIFEN_Pos)
 
#define RCC_AHBENR_MIFEN   RCC_AHBENR_MIFEN_Msk
 
#define RCC_AHBENR_CRCEN_Pos   (12U)
 
#define RCC_AHBENR_CRCEN_Msk   (0x1UL << RCC_AHBENR_CRCEN_Pos)
 
#define RCC_AHBENR_CRCEN   RCC_AHBENR_CRCEN_Msk
 
#define RCC_AHBENR_TSCEN_Pos   (16U)
 
#define RCC_AHBENR_TSCEN_Msk   (0x1UL << RCC_AHBENR_TSCEN_Pos)
 
#define RCC_AHBENR_TSCEN   RCC_AHBENR_TSCEN_Msk
 
#define RCC_AHBENR_RNGEN_Pos   (20U)
 
#define RCC_AHBENR_RNGEN_Msk   (0x1UL << RCC_AHBENR_RNGEN_Pos)
 
#define RCC_AHBENR_RNGEN   RCC_AHBENR_RNGEN_Msk
 
#define RCC_AHBENR_DMA1EN   RCC_AHBENR_DMAEN
 
#define RCC_APB2ENR_SYSCFGEN_Pos   (0U)
 
#define RCC_APB2ENR_SYSCFGEN_Msk   (0x1UL << RCC_APB2ENR_SYSCFGEN_Pos)
 
#define RCC_APB2ENR_SYSCFGEN   RCC_APB2ENR_SYSCFGEN_Msk
 
#define RCC_APB2ENR_TIM21EN_Pos   (2U)
 
#define RCC_APB2ENR_TIM21EN_Msk   (0x1UL << RCC_APB2ENR_TIM21EN_Pos)
 
#define RCC_APB2ENR_TIM21EN   RCC_APB2ENR_TIM21EN_Msk
 
#define RCC_APB2ENR_TIM22EN_Pos   (5U)
 
#define RCC_APB2ENR_TIM22EN_Msk   (0x1UL << RCC_APB2ENR_TIM22EN_Pos)
 
#define RCC_APB2ENR_TIM22EN   RCC_APB2ENR_TIM22EN_Msk
 
#define RCC_APB2ENR_FWEN_Pos   (7U)
 
#define RCC_APB2ENR_FWEN_Msk   (0x1UL << RCC_APB2ENR_FWEN_Pos)
 
#define RCC_APB2ENR_FWEN   RCC_APB2ENR_FWEN_Msk
 
#define RCC_APB2ENR_ADCEN_Pos   (9U)
 
#define RCC_APB2ENR_ADCEN_Msk   (0x1UL << RCC_APB2ENR_ADCEN_Pos)
 
#define RCC_APB2ENR_ADCEN   RCC_APB2ENR_ADCEN_Msk
 
#define RCC_APB2ENR_SPI1EN_Pos   (12U)
 
#define RCC_APB2ENR_SPI1EN_Msk   (0x1UL << RCC_APB2ENR_SPI1EN_Pos)
 
#define RCC_APB2ENR_SPI1EN   RCC_APB2ENR_SPI1EN_Msk
 
#define RCC_APB2ENR_USART1EN_Pos   (14U)
 
#define RCC_APB2ENR_USART1EN_Msk   (0x1UL << RCC_APB2ENR_USART1EN_Pos)
 
#define RCC_APB2ENR_USART1EN   RCC_APB2ENR_USART1EN_Msk
 
#define RCC_APB2ENR_DBGEN_Pos   (22U)
 
#define RCC_APB2ENR_DBGEN_Msk   (0x1UL << RCC_APB2ENR_DBGEN_Pos)
 
#define RCC_APB2ENR_DBGEN   RCC_APB2ENR_DBGEN_Msk
 
#define RCC_APB2ENR_MIFIEN   RCC_APB2ENR_FWEN
 
#define RCC_APB2ENR_ADC1EN   RCC_APB2ENR_ADCEN
 
#define RCC_APB2ENR_DBGMCUEN   RCC_APB2ENR_DBGEN
 
#define RCC_APB1ENR_TIM2EN_Pos   (0U)
 
#define RCC_APB1ENR_TIM2EN_Msk   (0x1UL << RCC_APB1ENR_TIM2EN_Pos)
 
#define RCC_APB1ENR_TIM2EN   RCC_APB1ENR_TIM2EN_Msk
 
#define RCC_APB1ENR_TIM6EN_Pos   (4U)
 
#define RCC_APB1ENR_TIM6EN_Msk   (0x1UL << RCC_APB1ENR_TIM6EN_Pos)
 
#define RCC_APB1ENR_TIM6EN   RCC_APB1ENR_TIM6EN_Msk
 
#define RCC_APB1ENR_LCDEN_Pos   (9U)
 
#define RCC_APB1ENR_LCDEN_Msk   (0x1UL << RCC_APB1ENR_LCDEN_Pos)
 
#define RCC_APB1ENR_LCDEN   RCC_APB1ENR_LCDEN_Msk
 
#define RCC_APB1ENR_WWDGEN_Pos   (11U)
 
#define RCC_APB1ENR_WWDGEN_Msk   (0x1UL << RCC_APB1ENR_WWDGEN_Pos)
 
#define RCC_APB1ENR_WWDGEN   RCC_APB1ENR_WWDGEN_Msk
 
#define RCC_APB1ENR_SPI2EN_Pos   (14U)
 
#define RCC_APB1ENR_SPI2EN_Msk   (0x1UL << RCC_APB1ENR_SPI2EN_Pos)
 
#define RCC_APB1ENR_SPI2EN   RCC_APB1ENR_SPI2EN_Msk
 
#define RCC_APB1ENR_USART2EN_Pos   (17U)
 
#define RCC_APB1ENR_USART2EN_Msk   (0x1UL << RCC_APB1ENR_USART2EN_Pos)
 
#define RCC_APB1ENR_USART2EN   RCC_APB1ENR_USART2EN_Msk
 
#define RCC_APB1ENR_LPUART1EN_Pos   (18U)
 
#define RCC_APB1ENR_LPUART1EN_Msk   (0x1UL << RCC_APB1ENR_LPUART1EN_Pos)
 
#define RCC_APB1ENR_LPUART1EN   RCC_APB1ENR_LPUART1EN_Msk
 
#define RCC_APB1ENR_I2C1EN_Pos   (21U)
 
#define RCC_APB1ENR_I2C1EN_Msk   (0x1UL << RCC_APB1ENR_I2C1EN_Pos)
 
#define RCC_APB1ENR_I2C1EN   RCC_APB1ENR_I2C1EN_Msk
 
#define RCC_APB1ENR_I2C2EN_Pos   (22U)
 
#define RCC_APB1ENR_I2C2EN_Msk   (0x1UL << RCC_APB1ENR_I2C2EN_Pos)
 
#define RCC_APB1ENR_I2C2EN   RCC_APB1ENR_I2C2EN_Msk
 
#define RCC_APB1ENR_USBEN_Pos   (23U)
 
#define RCC_APB1ENR_USBEN_Msk   (0x1UL << RCC_APB1ENR_USBEN_Pos)
 
#define RCC_APB1ENR_USBEN   RCC_APB1ENR_USBEN_Msk
 
#define RCC_APB1ENR_CRSEN_Pos   (27U)
 
#define RCC_APB1ENR_CRSEN_Msk   (0x1UL << RCC_APB1ENR_CRSEN_Pos)
 
#define RCC_APB1ENR_CRSEN   RCC_APB1ENR_CRSEN_Msk
 
#define RCC_APB1ENR_PWREN_Pos   (28U)
 
#define RCC_APB1ENR_PWREN_Msk   (0x1UL << RCC_APB1ENR_PWREN_Pos)
 
#define RCC_APB1ENR_PWREN   RCC_APB1ENR_PWREN_Msk
 
#define RCC_APB1ENR_DACEN_Pos   (29U)
 
#define RCC_APB1ENR_DACEN_Msk   (0x1UL << RCC_APB1ENR_DACEN_Pos)
 
#define RCC_APB1ENR_DACEN   RCC_APB1ENR_DACEN_Msk
 
#define RCC_APB1ENR_LPTIM1EN_Pos   (31U)
 
#define RCC_APB1ENR_LPTIM1EN_Msk   (0x1UL << RCC_APB1ENR_LPTIM1EN_Pos)
 
#define RCC_APB1ENR_LPTIM1EN   RCC_APB1ENR_LPTIM1EN_Msk
 
#define RCC_IOPSMENR_IOPASMEN_Pos   (0U)
 
#define RCC_IOPSMENR_IOPASMEN_Msk   (0x1UL << RCC_IOPSMENR_IOPASMEN_Pos)
 
#define RCC_IOPSMENR_IOPASMEN   RCC_IOPSMENR_IOPASMEN_Msk
 
#define RCC_IOPSMENR_IOPBSMEN_Pos   (1U)
 
#define RCC_IOPSMENR_IOPBSMEN_Msk   (0x1UL << RCC_IOPSMENR_IOPBSMEN_Pos)
 
#define RCC_IOPSMENR_IOPBSMEN   RCC_IOPSMENR_IOPBSMEN_Msk
 
#define RCC_IOPSMENR_IOPCSMEN_Pos   (2U)
 
#define RCC_IOPSMENR_IOPCSMEN_Msk   (0x1UL << RCC_IOPSMENR_IOPCSMEN_Pos)
 
#define RCC_IOPSMENR_IOPCSMEN   RCC_IOPSMENR_IOPCSMEN_Msk
 
#define RCC_IOPSMENR_IOPDSMEN_Pos   (3U)
 
#define RCC_IOPSMENR_IOPDSMEN_Msk   (0x1UL << RCC_IOPSMENR_IOPDSMEN_Pos)
 
#define RCC_IOPSMENR_IOPDSMEN   RCC_IOPSMENR_IOPDSMEN_Msk
 
#define RCC_IOPSMENR_IOPHSMEN_Pos   (7U)
 
#define RCC_IOPSMENR_IOPHSMEN_Msk   (0x1UL << RCC_IOPSMENR_IOPHSMEN_Pos)
 
#define RCC_IOPSMENR_IOPHSMEN   RCC_IOPSMENR_IOPHSMEN_Msk
 
#define RCC_IOPSMENR_GPIOASMEN   RCC_IOPSMENR_IOPASMEN
 
#define RCC_IOPSMENR_GPIOBSMEN   RCC_IOPSMENR_IOPBSMEN
 
#define RCC_IOPSMENR_GPIOCSMEN   RCC_IOPSMENR_IOPCSMEN
 
#define RCC_IOPSMENR_GPIODSMEN   RCC_IOPSMENR_IOPDSMEN
 
#define RCC_IOPSMENR_GPIOHSMEN   RCC_IOPSMENR_IOPHSMEN
 
#define RCC_AHBSMENR_DMASMEN_Pos   (0U)
 
#define RCC_AHBSMENR_DMASMEN_Msk   (0x1UL << RCC_AHBSMENR_DMASMEN_Pos)
 
#define RCC_AHBSMENR_DMASMEN   RCC_AHBSMENR_DMASMEN_Msk
 
#define RCC_AHBSMENR_MIFSMEN_Pos   (8U)
 
#define RCC_AHBSMENR_MIFSMEN_Msk   (0x1UL << RCC_AHBSMENR_MIFSMEN_Pos)
 
#define RCC_AHBSMENR_MIFSMEN   RCC_AHBSMENR_MIFSMEN_Msk
 
#define RCC_AHBSMENR_SRAMSMEN_Pos   (9U)
 
#define RCC_AHBSMENR_SRAMSMEN_Msk   (0x1UL << RCC_AHBSMENR_SRAMSMEN_Pos)
 
#define RCC_AHBSMENR_SRAMSMEN   RCC_AHBSMENR_SRAMSMEN_Msk
 
#define RCC_AHBSMENR_CRCSMEN_Pos   (12U)
 
#define RCC_AHBSMENR_CRCSMEN_Msk   (0x1UL << RCC_AHBSMENR_CRCSMEN_Pos)
 
#define RCC_AHBSMENR_CRCSMEN   RCC_AHBSMENR_CRCSMEN_Msk
 
#define RCC_AHBSMENR_TSCSMEN_Pos   (16U)
 
#define RCC_AHBSMENR_TSCSMEN_Msk   (0x1UL << RCC_AHBSMENR_TSCSMEN_Pos)
 
#define RCC_AHBSMENR_TSCSMEN   RCC_AHBSMENR_TSCSMEN_Msk
 
#define RCC_AHBSMENR_RNGSMEN_Pos   (20U)
 
#define RCC_AHBSMENR_RNGSMEN_Msk   (0x1UL << RCC_AHBSMENR_RNGSMEN_Pos)
 
#define RCC_AHBSMENR_RNGSMEN   RCC_AHBSMENR_RNGSMEN_Msk
 
#define RCC_AHBSMENR_DMA1SMEN   RCC_AHBSMENR_DMASMEN
 
#define RCC_APB2SMENR_SYSCFGSMEN_Pos   (0U)
 
#define RCC_APB2SMENR_SYSCFGSMEN_Msk   (0x1UL << RCC_APB2SMENR_SYSCFGSMEN_Pos)
 
#define RCC_APB2SMENR_SYSCFGSMEN   RCC_APB2SMENR_SYSCFGSMEN_Msk
 
#define RCC_APB2SMENR_TIM21SMEN_Pos   (2U)
 
#define RCC_APB2SMENR_TIM21SMEN_Msk   (0x1UL << RCC_APB2SMENR_TIM21SMEN_Pos)
 
#define RCC_APB2SMENR_TIM21SMEN   RCC_APB2SMENR_TIM21SMEN_Msk
 
#define RCC_APB2SMENR_TIM22SMEN_Pos   (5U)
 
#define RCC_APB2SMENR_TIM22SMEN_Msk   (0x1UL << RCC_APB2SMENR_TIM22SMEN_Pos)
 
#define RCC_APB2SMENR_TIM22SMEN   RCC_APB2SMENR_TIM22SMEN_Msk
 
#define RCC_APB2SMENR_ADCSMEN_Pos   (9U)
 
#define RCC_APB2SMENR_ADCSMEN_Msk   (0x1UL << RCC_APB2SMENR_ADCSMEN_Pos)
 
#define RCC_APB2SMENR_ADCSMEN   RCC_APB2SMENR_ADCSMEN_Msk
 
#define RCC_APB2SMENR_SPI1SMEN_Pos   (12U)
 
#define RCC_APB2SMENR_SPI1SMEN_Msk   (0x1UL << RCC_APB2SMENR_SPI1SMEN_Pos)
 
#define RCC_APB2SMENR_SPI1SMEN   RCC_APB2SMENR_SPI1SMEN_Msk
 
#define RCC_APB2SMENR_USART1SMEN_Pos   (14U)
 
#define RCC_APB2SMENR_USART1SMEN_Msk   (0x1UL << RCC_APB2SMENR_USART1SMEN_Pos)
 
#define RCC_APB2SMENR_USART1SMEN   RCC_APB2SMENR_USART1SMEN_Msk
 
#define RCC_APB2SMENR_DBGSMEN_Pos   (22U)
 
#define RCC_APB2SMENR_DBGSMEN_Msk   (0x1UL << RCC_APB2SMENR_DBGSMEN_Pos)
 
#define RCC_APB2SMENR_DBGSMEN   RCC_APB2SMENR_DBGSMEN_Msk
 
#define RCC_APB2SMENR_ADC1SMEN   RCC_APB2SMENR_ADCSMEN
 
#define RCC_APB2SMENR_DBGMCUSMEN   RCC_APB2SMENR_DBGSMEN
 
#define RCC_APB1SMENR_TIM2SMEN_Pos   (0U)
 
#define RCC_APB1SMENR_TIM2SMEN_Msk   (0x1UL << RCC_APB1SMENR_TIM2SMEN_Pos)
 
#define RCC_APB1SMENR_TIM2SMEN   RCC_APB1SMENR_TIM2SMEN_Msk
 
#define RCC_APB1SMENR_TIM6SMEN_Pos   (4U)
 
#define RCC_APB1SMENR_TIM6SMEN_Msk   (0x1UL << RCC_APB1SMENR_TIM6SMEN_Pos)
 
#define RCC_APB1SMENR_TIM6SMEN   RCC_APB1SMENR_TIM6SMEN_Msk
 
#define RCC_APB1SMENR_LCDSMEN_Pos   (9U)
 
#define RCC_APB1SMENR_LCDSMEN_Msk   (0x1UL << RCC_APB1SMENR_LCDSMEN_Pos)
 
#define RCC_APB1SMENR_LCDSMEN   RCC_APB1SMENR_LCDSMEN_Msk
 
#define RCC_APB1SMENR_WWDGSMEN_Pos   (11U)
 
#define RCC_APB1SMENR_WWDGSMEN_Msk   (0x1UL << RCC_APB1SMENR_WWDGSMEN_Pos)
 
#define RCC_APB1SMENR_WWDGSMEN   RCC_APB1SMENR_WWDGSMEN_Msk
 
#define RCC_APB1SMENR_SPI2SMEN_Pos   (14U)
 
#define RCC_APB1SMENR_SPI2SMEN_Msk   (0x1UL << RCC_APB1SMENR_SPI2SMEN_Pos)
 
#define RCC_APB1SMENR_SPI2SMEN   RCC_APB1SMENR_SPI2SMEN_Msk
 
#define RCC_APB1SMENR_USART2SMEN_Pos   (17U)
 
#define RCC_APB1SMENR_USART2SMEN_Msk   (0x1UL << RCC_APB1SMENR_USART2SMEN_Pos)
 
#define RCC_APB1SMENR_USART2SMEN   RCC_APB1SMENR_USART2SMEN_Msk
 
#define RCC_APB1SMENR_LPUART1SMEN_Pos   (18U)
 
#define RCC_APB1SMENR_LPUART1SMEN_Msk   (0x1UL << RCC_APB1SMENR_LPUART1SMEN_Pos)
 
#define RCC_APB1SMENR_LPUART1SMEN   RCC_APB1SMENR_LPUART1SMEN_Msk
 
#define RCC_APB1SMENR_I2C1SMEN_Pos   (21U)
 
#define RCC_APB1SMENR_I2C1SMEN_Msk   (0x1UL << RCC_APB1SMENR_I2C1SMEN_Pos)
 
#define RCC_APB1SMENR_I2C1SMEN   RCC_APB1SMENR_I2C1SMEN_Msk
 
#define RCC_APB1SMENR_I2C2SMEN_Pos   (22U)
 
#define RCC_APB1SMENR_I2C2SMEN_Msk   (0x1UL << RCC_APB1SMENR_I2C2SMEN_Pos)
 
#define RCC_APB1SMENR_I2C2SMEN   RCC_APB1SMENR_I2C2SMEN_Msk
 
#define RCC_APB1SMENR_USBSMEN_Pos   (23U)
 
#define RCC_APB1SMENR_USBSMEN_Msk   (0x1UL << RCC_APB1SMENR_USBSMEN_Pos)
 
#define RCC_APB1SMENR_USBSMEN   RCC_APB1SMENR_USBSMEN_Msk
 
#define RCC_APB1SMENR_CRSSMEN_Pos   (27U)
 
#define RCC_APB1SMENR_CRSSMEN_Msk   (0x1UL << RCC_APB1SMENR_CRSSMEN_Pos)
 
#define RCC_APB1SMENR_CRSSMEN   RCC_APB1SMENR_CRSSMEN_Msk
 
#define RCC_APB1SMENR_PWRSMEN_Pos   (28U)
 
#define RCC_APB1SMENR_PWRSMEN_Msk   (0x1UL << RCC_APB1SMENR_PWRSMEN_Pos)
 
#define RCC_APB1SMENR_PWRSMEN   RCC_APB1SMENR_PWRSMEN_Msk
 
#define RCC_APB1SMENR_DACSMEN_Pos   (29U)
 
#define RCC_APB1SMENR_DACSMEN_Msk   (0x1UL << RCC_APB1SMENR_DACSMEN_Pos)
 
#define RCC_APB1SMENR_DACSMEN   RCC_APB1SMENR_DACSMEN_Msk
 
#define RCC_APB1SMENR_LPTIM1SMEN_Pos   (31U)
 
#define RCC_APB1SMENR_LPTIM1SMEN_Msk   (0x1UL << RCC_APB1SMENR_LPTIM1SMEN_Pos)
 
#define RCC_APB1SMENR_LPTIM1SMEN   RCC_APB1SMENR_LPTIM1SMEN_Msk
 
#define RCC_CCIPR_USART1SEL_Pos   (0U)
 
#define RCC_CCIPR_USART1SEL_Msk   (0x3UL << RCC_CCIPR_USART1SEL_Pos)
 
#define RCC_CCIPR_USART1SEL   RCC_CCIPR_USART1SEL_Msk
 
#define RCC_CCIPR_USART1SEL_0   (0x1UL << RCC_CCIPR_USART1SEL_Pos)
 
#define RCC_CCIPR_USART1SEL_1   (0x2UL << RCC_CCIPR_USART1SEL_Pos)
 
#define RCC_CCIPR_USART2SEL_Pos   (2U)
 
#define RCC_CCIPR_USART2SEL_Msk   (0x3UL << RCC_CCIPR_USART2SEL_Pos)
 
#define RCC_CCIPR_USART2SEL   RCC_CCIPR_USART2SEL_Msk
 
#define RCC_CCIPR_USART2SEL_0   (0x1UL << RCC_CCIPR_USART2SEL_Pos)
 
#define RCC_CCIPR_USART2SEL_1   (0x2UL << RCC_CCIPR_USART2SEL_Pos)
 
#define RCC_CCIPR_LPUART1SEL_Pos   (10U)
 
#define RCC_CCIPR_LPUART1SEL_Msk   (0x3UL << RCC_CCIPR_LPUART1SEL_Pos)
 
#define RCC_CCIPR_LPUART1SEL   RCC_CCIPR_LPUART1SEL_Msk
 
#define RCC_CCIPR_LPUART1SEL_0   (0x1UL << RCC_CCIPR_LPUART1SEL_Pos)
 
#define RCC_CCIPR_LPUART1SEL_1   (0x2UL << RCC_CCIPR_LPUART1SEL_Pos)
 
#define RCC_CCIPR_I2C1SEL_Pos   (12U)
 
#define RCC_CCIPR_I2C1SEL_Msk   (0x3UL << RCC_CCIPR_I2C1SEL_Pos)
 
#define RCC_CCIPR_I2C1SEL   RCC_CCIPR_I2C1SEL_Msk
 
#define RCC_CCIPR_I2C1SEL_0   (0x1UL << RCC_CCIPR_I2C1SEL_Pos)
 
#define RCC_CCIPR_I2C1SEL_1   (0x2UL << RCC_CCIPR_I2C1SEL_Pos)
 
#define RCC_CCIPR_LPTIM1SEL_Pos   (18U)
 
#define RCC_CCIPR_LPTIM1SEL_Msk   (0x3UL << RCC_CCIPR_LPTIM1SEL_Pos)
 
#define RCC_CCIPR_LPTIM1SEL   RCC_CCIPR_LPTIM1SEL_Msk
 
#define RCC_CCIPR_LPTIM1SEL_0   (0x1UL << RCC_CCIPR_LPTIM1SEL_Pos)
 
#define RCC_CCIPR_LPTIM1SEL_1   (0x2UL << RCC_CCIPR_LPTIM1SEL_Pos)
 
#define RCC_CCIPR_HSI48SEL_Pos   (26U)
 
#define RCC_CCIPR_HSI48SEL_Msk   (0x1UL << RCC_CCIPR_HSI48SEL_Pos)
 
#define RCC_CCIPR_HSI48SEL   RCC_CCIPR_HSI48SEL_Msk
 
#define RCC_CCIPR_HSI48MSEL   RCC_CCIPR_HSI48SEL
 
#define RCC_CSR_LSION_Pos   (0U)
 
#define RCC_CSR_LSION_Msk   (0x1UL << RCC_CSR_LSION_Pos)
 
#define RCC_CSR_LSION   RCC_CSR_LSION_Msk
 
#define RCC_CSR_LSIRDY_Pos   (1U)
 
#define RCC_CSR_LSIRDY_Msk   (0x1UL << RCC_CSR_LSIRDY_Pos)
 
#define RCC_CSR_LSIRDY   RCC_CSR_LSIRDY_Msk
 
#define RCC_CSR_LSEON_Pos   (8U)
 
#define RCC_CSR_LSEON_Msk   (0x1UL << RCC_CSR_LSEON_Pos)
 
#define RCC_CSR_LSEON   RCC_CSR_LSEON_Msk
 
#define RCC_CSR_LSERDY_Pos   (9U)
 
#define RCC_CSR_LSERDY_Msk   (0x1UL << RCC_CSR_LSERDY_Pos)
 
#define RCC_CSR_LSERDY   RCC_CSR_LSERDY_Msk
 
#define RCC_CSR_LSEBYP_Pos   (10U)
 
#define RCC_CSR_LSEBYP_Msk   (0x1UL << RCC_CSR_LSEBYP_Pos)
 
#define RCC_CSR_LSEBYP   RCC_CSR_LSEBYP_Msk
 
#define RCC_CSR_LSEDRV_Pos   (11U)
 
#define RCC_CSR_LSEDRV_Msk   (0x3UL << RCC_CSR_LSEDRV_Pos)
 
#define RCC_CSR_LSEDRV   RCC_CSR_LSEDRV_Msk
 
#define RCC_CSR_LSEDRV_0   (0x1UL << RCC_CSR_LSEDRV_Pos)
 
#define RCC_CSR_LSEDRV_1   (0x2UL << RCC_CSR_LSEDRV_Pos)
 
#define RCC_CSR_LSECSSON_Pos   (13U)
 
#define RCC_CSR_LSECSSON_Msk   (0x1UL << RCC_CSR_LSECSSON_Pos)
 
#define RCC_CSR_LSECSSON   RCC_CSR_LSECSSON_Msk
 
#define RCC_CSR_LSECSSD_Pos   (14U)
 
#define RCC_CSR_LSECSSD_Msk   (0x1UL << RCC_CSR_LSECSSD_Pos)
 
#define RCC_CSR_LSECSSD   RCC_CSR_LSECSSD_Msk
 
#define RCC_CSR_RTCSEL_Pos   (16U)
 
#define RCC_CSR_RTCSEL_Msk   (0x3UL << RCC_CSR_RTCSEL_Pos)
 
#define RCC_CSR_RTCSEL   RCC_CSR_RTCSEL_Msk
 
#define RCC_CSR_RTCSEL_0   (0x1UL << RCC_CSR_RTCSEL_Pos)
 
#define RCC_CSR_RTCSEL_1   (0x2UL << RCC_CSR_RTCSEL_Pos)
 
#define RCC_CSR_RTCSEL_NOCLOCK   (0x00000000U)
 
#define RCC_CSR_RTCSEL_LSE_Pos   (16U)
 
#define RCC_CSR_RTCSEL_LSE_Msk   (0x1UL << RCC_CSR_RTCSEL_LSE_Pos)
 
#define RCC_CSR_RTCSEL_LSE   RCC_CSR_RTCSEL_LSE_Msk
 
#define RCC_CSR_RTCSEL_LSI_Pos   (17U)
 
#define RCC_CSR_RTCSEL_LSI_Msk   (0x1UL << RCC_CSR_RTCSEL_LSI_Pos)
 
#define RCC_CSR_RTCSEL_LSI   RCC_CSR_RTCSEL_LSI_Msk
 
#define RCC_CSR_RTCSEL_HSE_Pos   (16U)
 
#define RCC_CSR_RTCSEL_HSE_Msk   (0x3UL << RCC_CSR_RTCSEL_HSE_Pos)
 
#define RCC_CSR_RTCSEL_HSE   RCC_CSR_RTCSEL_HSE_Msk
 
#define RCC_CSR_RTCEN_Pos   (18U)
 
#define RCC_CSR_RTCEN_Msk   (0x1UL << RCC_CSR_RTCEN_Pos)
 
#define RCC_CSR_RTCEN   RCC_CSR_RTCEN_Msk
 
#define RCC_CSR_RTCRST_Pos   (19U)
 
#define RCC_CSR_RTCRST_Msk   (0x1UL << RCC_CSR_RTCRST_Pos)
 
#define RCC_CSR_RTCRST   RCC_CSR_RTCRST_Msk
 
#define RCC_CSR_RMVF_Pos   (23U)
 
#define RCC_CSR_RMVF_Msk   (0x1UL << RCC_CSR_RMVF_Pos)
 
#define RCC_CSR_RMVF   RCC_CSR_RMVF_Msk
 
#define RCC_CSR_FWRSTF_Pos   (24U)
 
#define RCC_CSR_FWRSTF_Msk   (0x1UL << RCC_CSR_FWRSTF_Pos)
 
#define RCC_CSR_FWRSTF   RCC_CSR_FWRSTF_Msk
 
#define RCC_CSR_OBLRSTF_Pos   (25U)
 
#define RCC_CSR_OBLRSTF_Msk   (0x1UL << RCC_CSR_OBLRSTF_Pos)
 
#define RCC_CSR_OBLRSTF   RCC_CSR_OBLRSTF_Msk
 
#define RCC_CSR_PINRSTF_Pos   (26U)
 
#define RCC_CSR_PINRSTF_Msk   (0x1UL << RCC_CSR_PINRSTF_Pos)
 
#define RCC_CSR_PINRSTF   RCC_CSR_PINRSTF_Msk
 
#define RCC_CSR_PORRSTF_Pos   (27U)
 
#define RCC_CSR_PORRSTF_Msk   (0x1UL << RCC_CSR_PORRSTF_Pos)
 
#define RCC_CSR_PORRSTF   RCC_CSR_PORRSTF_Msk
 
#define RCC_CSR_SFTRSTF_Pos   (28U)
 
#define RCC_CSR_SFTRSTF_Msk   (0x1UL << RCC_CSR_SFTRSTF_Pos)
 
#define RCC_CSR_SFTRSTF   RCC_CSR_SFTRSTF_Msk
 
#define RCC_CSR_IWDGRSTF_Pos   (29U)
 
#define RCC_CSR_IWDGRSTF_Msk   (0x1UL << RCC_CSR_IWDGRSTF_Pos)
 
#define RCC_CSR_IWDGRSTF   RCC_CSR_IWDGRSTF_Msk
 
#define RCC_CSR_WWDGRSTF_Pos   (30U)
 
#define RCC_CSR_WWDGRSTF_Msk   (0x1UL << RCC_CSR_WWDGRSTF_Pos)
 
#define RCC_CSR_WWDGRSTF   RCC_CSR_WWDGRSTF_Msk
 
#define RCC_CSR_LPWRRSTF_Pos   (31U)
 
#define RCC_CSR_LPWRRSTF_Msk   (0x1UL << RCC_CSR_LPWRRSTF_Pos)
 
#define RCC_CSR_LPWRRSTF   RCC_CSR_LPWRRSTF_Msk
 
#define RCC_CSR_OBL   RCC_CSR_OBLRSTF
 
#define RNG_CR_RNGEN_Pos   (2U)
 
#define RNG_CR_RNGEN_Msk   (0x1UL << RNG_CR_RNGEN_Pos)
 
#define RNG_CR_RNGEN   RNG_CR_RNGEN_Msk
 
#define RNG_CR_IE_Pos   (3U)
 
#define RNG_CR_IE_Msk   (0x1UL << RNG_CR_IE_Pos)
 
#define RNG_CR_IE   RNG_CR_IE_Msk
 
#define RNG_SR_DRDY_Pos   (0U)
 
#define RNG_SR_DRDY_Msk   (0x1UL << RNG_SR_DRDY_Pos)
 
#define RNG_SR_DRDY   RNG_SR_DRDY_Msk
 
#define RNG_SR_CECS_Pos   (1U)
 
#define RNG_SR_CECS_Msk   (0x1UL << RNG_SR_CECS_Pos)
 
#define RNG_SR_CECS   RNG_SR_CECS_Msk
 
#define RNG_SR_SECS_Pos   (2U)
 
#define RNG_SR_SECS_Msk   (0x1UL << RNG_SR_SECS_Pos)
 
#define RNG_SR_SECS   RNG_SR_SECS_Msk
 
#define RNG_SR_CEIS_Pos   (5U)
 
#define RNG_SR_CEIS_Msk   (0x1UL << RNG_SR_CEIS_Pos)
 
#define RNG_SR_CEIS   RNG_SR_CEIS_Msk
 
#define RNG_SR_SEIS_Pos   (6U)
 
#define RNG_SR_SEIS_Msk   (0x1UL << RNG_SR_SEIS_Pos)
 
#define RNG_SR_SEIS   RNG_SR_SEIS_Msk
 
#define RTC_TAMPER1_SUPPORT
 
#define RTC_TAMPER2_SUPPORT
 
#define RTC_WAKEUP_SUPPORT
 
#define RTC_BACKUP_SUPPORT
 
#define RTC_TR_PM_Pos   (22U)
 
#define RTC_TR_PM_Msk   (0x1UL << RTC_TR_PM_Pos)
 
#define RTC_TR_PM   RTC_TR_PM_Msk
 
#define RTC_TR_HT_Pos   (20U)
 
#define RTC_TR_HT_Msk   (0x3UL << RTC_TR_HT_Pos)
 
#define RTC_TR_HT   RTC_TR_HT_Msk
 
#define RTC_TR_HT_0   (0x1UL << RTC_TR_HT_Pos)
 
#define RTC_TR_HT_1   (0x2UL << RTC_TR_HT_Pos)
 
#define RTC_TR_HU_Pos   (16U)
 
#define RTC_TR_HU_Msk   (0xFUL << RTC_TR_HU_Pos)
 
#define RTC_TR_HU   RTC_TR_HU_Msk
 
#define RTC_TR_HU_0   (0x1UL << RTC_TR_HU_Pos)
 
#define RTC_TR_HU_1   (0x2UL << RTC_TR_HU_Pos)
 
#define RTC_TR_HU_2   (0x4UL << RTC_TR_HU_Pos)
 
#define RTC_TR_HU_3   (0x8UL << RTC_TR_HU_Pos)
 
#define RTC_TR_MNT_Pos   (12U)
 
#define RTC_TR_MNT_Msk   (0x7UL << RTC_TR_MNT_Pos)
 
#define RTC_TR_MNT   RTC_TR_MNT_Msk
 
#define RTC_TR_MNT_0   (0x1UL << RTC_TR_MNT_Pos)
 
#define RTC_TR_MNT_1   (0x2UL << RTC_TR_MNT_Pos)
 
#define RTC_TR_MNT_2   (0x4UL << RTC_TR_MNT_Pos)
 
#define RTC_TR_MNU_Pos   (8U)
 
#define RTC_TR_MNU_Msk   (0xFUL << RTC_TR_MNU_Pos)
 
#define RTC_TR_MNU   RTC_TR_MNU_Msk
 
#define RTC_TR_MNU_0   (0x1UL << RTC_TR_MNU_Pos)
 
#define RTC_TR_MNU_1   (0x2UL << RTC_TR_MNU_Pos)
 
#define RTC_TR_MNU_2   (0x4UL << RTC_TR_MNU_Pos)
 
#define RTC_TR_MNU_3   (0x8UL << RTC_TR_MNU_Pos)
 
#define RTC_TR_ST_Pos   (4U)
 
#define RTC_TR_ST_Msk   (0x7UL << RTC_TR_ST_Pos)
 
#define RTC_TR_ST   RTC_TR_ST_Msk
 
#define RTC_TR_ST_0   (0x1UL << RTC_TR_ST_Pos)
 
#define RTC_TR_ST_1   (0x2UL << RTC_TR_ST_Pos)
 
#define RTC_TR_ST_2   (0x4UL << RTC_TR_ST_Pos)
 
#define RTC_TR_SU_Pos   (0U)
 
#define RTC_TR_SU_Msk   (0xFUL << RTC_TR_SU_Pos)
 
#define RTC_TR_SU   RTC_TR_SU_Msk
 
#define RTC_TR_SU_0   (0x1UL << RTC_TR_SU_Pos)
 
#define RTC_TR_SU_1   (0x2UL << RTC_TR_SU_Pos)
 
#define RTC_TR_SU_2   (0x4UL << RTC_TR_SU_Pos)
 
#define RTC_TR_SU_3   (0x8UL << RTC_TR_SU_Pos)
 
#define RTC_DR_YT_Pos   (20U)
 
#define RTC_DR_YT_Msk   (0xFUL << RTC_DR_YT_Pos)
 
#define RTC_DR_YT   RTC_DR_YT_Msk
 
#define RTC_DR_YT_0   (0x1UL << RTC_DR_YT_Pos)
 
#define RTC_DR_YT_1   (0x2UL << RTC_DR_YT_Pos)
 
#define RTC_DR_YT_2   (0x4UL << RTC_DR_YT_Pos)
 
#define RTC_DR_YT_3   (0x8UL << RTC_DR_YT_Pos)
 
#define RTC_DR_YU_Pos   (16U)
 
#define RTC_DR_YU_Msk   (0xFUL << RTC_DR_YU_Pos)
 
#define RTC_DR_YU   RTC_DR_YU_Msk
 
#define RTC_DR_YU_0   (0x1UL << RTC_DR_YU_Pos)
 
#define RTC_DR_YU_1   (0x2UL << RTC_DR_YU_Pos)
 
#define RTC_DR_YU_2   (0x4UL << RTC_DR_YU_Pos)
 
#define RTC_DR_YU_3   (0x8UL << RTC_DR_YU_Pos)
 
#define RTC_DR_WDU_Pos   (13U)
 
#define RTC_DR_WDU_Msk   (0x7UL << RTC_DR_WDU_Pos)
 
#define RTC_DR_WDU   RTC_DR_WDU_Msk
 
#define RTC_DR_WDU_0   (0x1UL << RTC_DR_WDU_Pos)
 
#define RTC_DR_WDU_1   (0x2UL << RTC_DR_WDU_Pos)
 
#define RTC_DR_WDU_2   (0x4UL << RTC_DR_WDU_Pos)
 
#define RTC_DR_MT_Pos   (12U)
 
#define RTC_DR_MT_Msk   (0x1UL << RTC_DR_MT_Pos)
 
#define RTC_DR_MT   RTC_DR_MT_Msk
 
#define RTC_DR_MU_Pos   (8U)
 
#define RTC_DR_MU_Msk   (0xFUL << RTC_DR_MU_Pos)
 
#define RTC_DR_MU   RTC_DR_MU_Msk
 
#define RTC_DR_MU_0   (0x1UL << RTC_DR_MU_Pos)
 
#define RTC_DR_MU_1   (0x2UL << RTC_DR_MU_Pos)
 
#define RTC_DR_MU_2   (0x4UL << RTC_DR_MU_Pos)
 
#define RTC_DR_MU_3   (0x8UL << RTC_DR_MU_Pos)
 
#define RTC_DR_DT_Pos   (4U)
 
#define RTC_DR_DT_Msk   (0x3UL << RTC_DR_DT_Pos)
 
#define RTC_DR_DT   RTC_DR_DT_Msk
 
#define RTC_DR_DT_0   (0x1UL << RTC_DR_DT_Pos)
 
#define RTC_DR_DT_1   (0x2UL << RTC_DR_DT_Pos)
 
#define RTC_DR_DU_Pos   (0U)
 
#define RTC_DR_DU_Msk   (0xFUL << RTC_DR_DU_Pos)
 
#define RTC_DR_DU   RTC_DR_DU_Msk
 
#define RTC_DR_DU_0   (0x1UL << RTC_DR_DU_Pos)
 
#define RTC_DR_DU_1   (0x2UL << RTC_DR_DU_Pos)
 
#define RTC_DR_DU_2   (0x4UL << RTC_DR_DU_Pos)
 
#define RTC_DR_DU_3   (0x8UL << RTC_DR_DU_Pos)
 
#define RTC_CR_COE_Pos   (23U)
 
#define RTC_CR_COE_Msk   (0x1UL << RTC_CR_COE_Pos)
 
#define RTC_CR_COE   RTC_CR_COE_Msk
 
#define RTC_CR_OSEL_Pos   (21U)
 
#define RTC_CR_OSEL_Msk   (0x3UL << RTC_CR_OSEL_Pos)
 
#define RTC_CR_OSEL   RTC_CR_OSEL_Msk
 
#define RTC_CR_OSEL_0   (0x1UL << RTC_CR_OSEL_Pos)
 
#define RTC_CR_OSEL_1   (0x2UL << RTC_CR_OSEL_Pos)
 
#define RTC_CR_POL_Pos   (20U)
 
#define RTC_CR_POL_Msk   (0x1UL << RTC_CR_POL_Pos)
 
#define RTC_CR_POL   RTC_CR_POL_Msk
 
#define RTC_CR_COSEL_Pos   (19U)
 
#define RTC_CR_COSEL_Msk   (0x1UL << RTC_CR_COSEL_Pos)
 
#define RTC_CR_COSEL   RTC_CR_COSEL_Msk
 
#define RTC_CR_BKP_Pos   (18U)
 
#define RTC_CR_BKP_Msk   (0x1UL << RTC_CR_BKP_Pos)
 
#define RTC_CR_BKP   RTC_CR_BKP_Msk
 
#define RTC_CR_SUB1H_Pos   (17U)
 
#define RTC_CR_SUB1H_Msk   (0x1UL << RTC_CR_SUB1H_Pos)
 
#define RTC_CR_SUB1H   RTC_CR_SUB1H_Msk
 
#define RTC_CR_ADD1H_Pos   (16U)
 
#define RTC_CR_ADD1H_Msk   (0x1UL << RTC_CR_ADD1H_Pos)
 
#define RTC_CR_ADD1H   RTC_CR_ADD1H_Msk
 
#define RTC_CR_TSIE_Pos   (15U)
 
#define RTC_CR_TSIE_Msk   (0x1UL << RTC_CR_TSIE_Pos)
 
#define RTC_CR_TSIE   RTC_CR_TSIE_Msk
 
#define RTC_CR_WUTIE_Pos   (14U)
 
#define RTC_CR_WUTIE_Msk   (0x1UL << RTC_CR_WUTIE_Pos)
 
#define RTC_CR_WUTIE   RTC_CR_WUTIE_Msk
 
#define RTC_CR_ALRBIE_Pos   (13U)
 
#define RTC_CR_ALRBIE_Msk   (0x1UL << RTC_CR_ALRBIE_Pos)
 
#define RTC_CR_ALRBIE   RTC_CR_ALRBIE_Msk
 
#define RTC_CR_ALRAIE_Pos   (12U)
 
#define RTC_CR_ALRAIE_Msk   (0x1UL << RTC_CR_ALRAIE_Pos)
 
#define RTC_CR_ALRAIE   RTC_CR_ALRAIE_Msk
 
#define RTC_CR_TSE_Pos   (11U)
 
#define RTC_CR_TSE_Msk   (0x1UL << RTC_CR_TSE_Pos)
 
#define RTC_CR_TSE   RTC_CR_TSE_Msk
 
#define RTC_CR_WUTE_Pos   (10U)
 
#define RTC_CR_WUTE_Msk   (0x1UL << RTC_CR_WUTE_Pos)
 
#define RTC_CR_WUTE   RTC_CR_WUTE_Msk
 
#define RTC_CR_ALRBE_Pos   (9U)
 
#define RTC_CR_ALRBE_Msk   (0x1UL << RTC_CR_ALRBE_Pos)
 
#define RTC_CR_ALRBE   RTC_CR_ALRBE_Msk
 
#define RTC_CR_ALRAE_Pos   (8U)
 
#define RTC_CR_ALRAE_Msk   (0x1UL << RTC_CR_ALRAE_Pos)
 
#define RTC_CR_ALRAE   RTC_CR_ALRAE_Msk
 
#define RTC_CR_FMT_Pos   (6U)
 
#define RTC_CR_FMT_Msk   (0x1UL << RTC_CR_FMT_Pos)
 
#define RTC_CR_FMT   RTC_CR_FMT_Msk
 
#define RTC_CR_BYPSHAD_Pos   (5U)
 
#define RTC_CR_BYPSHAD_Msk   (0x1UL << RTC_CR_BYPSHAD_Pos)
 
#define RTC_CR_BYPSHAD   RTC_CR_BYPSHAD_Msk
 
#define RTC_CR_REFCKON_Pos   (4U)
 
#define RTC_CR_REFCKON_Msk   (0x1UL << RTC_CR_REFCKON_Pos)
 
#define RTC_CR_REFCKON   RTC_CR_REFCKON_Msk
 
#define RTC_CR_TSEDGE_Pos   (3U)
 
#define RTC_CR_TSEDGE_Msk   (0x1UL << RTC_CR_TSEDGE_Pos)
 
#define RTC_CR_TSEDGE   RTC_CR_TSEDGE_Msk
 
#define RTC_CR_WUCKSEL_Pos   (0U)
 
#define RTC_CR_WUCKSEL_Msk   (0x7UL << RTC_CR_WUCKSEL_Pos)
 
#define RTC_CR_WUCKSEL   RTC_CR_WUCKSEL_Msk
 
#define RTC_CR_WUCKSEL_0   (0x1UL << RTC_CR_WUCKSEL_Pos)
 
#define RTC_CR_WUCKSEL_1   (0x2UL << RTC_CR_WUCKSEL_Pos)
 
#define RTC_CR_WUCKSEL_2   (0x4UL << RTC_CR_WUCKSEL_Pos)
 
#define RTC_ISR_RECALPF_Pos   (16U)
 
#define RTC_ISR_RECALPF_Msk   (0x1UL << RTC_ISR_RECALPF_Pos)
 
#define RTC_ISR_RECALPF   RTC_ISR_RECALPF_Msk
 
#define RTC_ISR_TAMP2F_Pos   (14U)
 
#define RTC_ISR_TAMP2F_Msk   (0x1UL << RTC_ISR_TAMP2F_Pos)
 
#define RTC_ISR_TAMP2F   RTC_ISR_TAMP2F_Msk
 
#define RTC_ISR_TAMP1F_Pos   (13U)
 
#define RTC_ISR_TAMP1F_Msk   (0x1UL << RTC_ISR_TAMP1F_Pos)
 
#define RTC_ISR_TAMP1F   RTC_ISR_TAMP1F_Msk
 
#define RTC_ISR_TSOVF_Pos   (12U)
 
#define RTC_ISR_TSOVF_Msk   (0x1UL << RTC_ISR_TSOVF_Pos)
 
#define RTC_ISR_TSOVF   RTC_ISR_TSOVF_Msk
 
#define RTC_ISR_TSF_Pos   (11U)
 
#define RTC_ISR_TSF_Msk   (0x1UL << RTC_ISR_TSF_Pos)
 
#define RTC_ISR_TSF   RTC_ISR_TSF_Msk
 
#define RTC_ISR_WUTF_Pos   (10U)
 
#define RTC_ISR_WUTF_Msk   (0x1UL << RTC_ISR_WUTF_Pos)
 
#define RTC_ISR_WUTF   RTC_ISR_WUTF_Msk
 
#define RTC_ISR_ALRBF_Pos   (9U)
 
#define RTC_ISR_ALRBF_Msk   (0x1UL << RTC_ISR_ALRBF_Pos)
 
#define RTC_ISR_ALRBF   RTC_ISR_ALRBF_Msk
 
#define RTC_ISR_ALRAF_Pos   (8U)
 
#define RTC_ISR_ALRAF_Msk   (0x1UL << RTC_ISR_ALRAF_Pos)
 
#define RTC_ISR_ALRAF   RTC_ISR_ALRAF_Msk
 
#define RTC_ISR_INIT_Pos   (7U)
 
#define RTC_ISR_INIT_Msk   (0x1UL << RTC_ISR_INIT_Pos)
 
#define RTC_ISR_INIT   RTC_ISR_INIT_Msk
 
#define RTC_ISR_INITF_Pos   (6U)
 
#define RTC_ISR_INITF_Msk   (0x1UL << RTC_ISR_INITF_Pos)
 
#define RTC_ISR_INITF   RTC_ISR_INITF_Msk
 
#define RTC_ISR_RSF_Pos   (5U)
 
#define RTC_ISR_RSF_Msk   (0x1UL << RTC_ISR_RSF_Pos)
 
#define RTC_ISR_RSF   RTC_ISR_RSF_Msk
 
#define RTC_ISR_INITS_Pos   (4U)
 
#define RTC_ISR_INITS_Msk   (0x1UL << RTC_ISR_INITS_Pos)
 
#define RTC_ISR_INITS   RTC_ISR_INITS_Msk
 
#define RTC_ISR_SHPF_Pos   (3U)
 
#define RTC_ISR_SHPF_Msk   (0x1UL << RTC_ISR_SHPF_Pos)
 
#define RTC_ISR_SHPF   RTC_ISR_SHPF_Msk
 
#define RTC_ISR_WUTWF_Pos   (2U)
 
#define RTC_ISR_WUTWF_Msk   (0x1UL << RTC_ISR_WUTWF_Pos)
 
#define RTC_ISR_WUTWF   RTC_ISR_WUTWF_Msk
 
#define RTC_ISR_ALRBWF_Pos   (1U)
 
#define RTC_ISR_ALRBWF_Msk   (0x1UL << RTC_ISR_ALRBWF_Pos)
 
#define RTC_ISR_ALRBWF   RTC_ISR_ALRBWF_Msk
 
#define RTC_ISR_ALRAWF_Pos   (0U)
 
#define RTC_ISR_ALRAWF_Msk   (0x1UL << RTC_ISR_ALRAWF_Pos)
 
#define RTC_ISR_ALRAWF   RTC_ISR_ALRAWF_Msk
 
#define RTC_PRER_PREDIV_A_Pos   (16U)
 
#define RTC_PRER_PREDIV_A_Msk   (0x7FUL << RTC_PRER_PREDIV_A_Pos)
 
#define RTC_PRER_PREDIV_A   RTC_PRER_PREDIV_A_Msk
 
#define RTC_PRER_PREDIV_S_Pos   (0U)
 
#define RTC_PRER_PREDIV_S_Msk   (0x7FFFUL << RTC_PRER_PREDIV_S_Pos)
 
#define RTC_PRER_PREDIV_S   RTC_PRER_PREDIV_S_Msk
 
#define RTC_WUTR_WUT_Pos   (0U)
 
#define RTC_WUTR_WUT_Msk   (0xFFFFUL << RTC_WUTR_WUT_Pos)
 
#define RTC_WUTR_WUT   RTC_WUTR_WUT_Msk
 
#define RTC_ALRMAR_MSK4_Pos   (31U)
 
#define RTC_ALRMAR_MSK4_Msk   (0x1UL << RTC_ALRMAR_MSK4_Pos)
 
#define RTC_ALRMAR_MSK4   RTC_ALRMAR_MSK4_Msk
 
#define RTC_ALRMAR_WDSEL_Pos   (30U)
 
#define RTC_ALRMAR_WDSEL_Msk   (0x1UL << RTC_ALRMAR_WDSEL_Pos)
 
#define RTC_ALRMAR_WDSEL   RTC_ALRMAR_WDSEL_Msk
 
#define RTC_ALRMAR_DT_Pos   (28U)
 
#define RTC_ALRMAR_DT_Msk   (0x3UL << RTC_ALRMAR_DT_Pos)
 
#define RTC_ALRMAR_DT   RTC_ALRMAR_DT_Msk
 
#define RTC_ALRMAR_DT_0   (0x1UL << RTC_ALRMAR_DT_Pos)
 
#define RTC_ALRMAR_DT_1   (0x2UL << RTC_ALRMAR_DT_Pos)
 
#define RTC_ALRMAR_DU_Pos   (24U)
 
#define RTC_ALRMAR_DU_Msk   (0xFUL << RTC_ALRMAR_DU_Pos)
 
#define RTC_ALRMAR_DU   RTC_ALRMAR_DU_Msk
 
#define RTC_ALRMAR_DU_0   (0x1UL << RTC_ALRMAR_DU_Pos)
 
#define RTC_ALRMAR_DU_1   (0x2UL << RTC_ALRMAR_DU_Pos)
 
#define RTC_ALRMAR_DU_2   (0x4UL << RTC_ALRMAR_DU_Pos)
 
#define RTC_ALRMAR_DU_3   (0x8UL << RTC_ALRMAR_DU_Pos)
 
#define RTC_ALRMAR_MSK3_Pos   (23U)
 
#define RTC_ALRMAR_MSK3_Msk   (0x1UL << RTC_ALRMAR_MSK3_Pos)
 
#define RTC_ALRMAR_MSK3   RTC_ALRMAR_MSK3_Msk
 
#define RTC_ALRMAR_PM_Pos   (22U)
 
#define RTC_ALRMAR_PM_Msk   (0x1UL << RTC_ALRMAR_PM_Pos)
 
#define RTC_ALRMAR_PM   RTC_ALRMAR_PM_Msk
 
#define RTC_ALRMAR_HT_Pos   (20U)
 
#define RTC_ALRMAR_HT_Msk   (0x3UL << RTC_ALRMAR_HT_Pos)
 
#define RTC_ALRMAR_HT   RTC_ALRMAR_HT_Msk
 
#define RTC_ALRMAR_HT_0   (0x1UL << RTC_ALRMAR_HT_Pos)
 
#define RTC_ALRMAR_HT_1   (0x2UL << RTC_ALRMAR_HT_Pos)
 
#define RTC_ALRMAR_HU_Pos   (16U)
 
#define RTC_ALRMAR_HU_Msk   (0xFUL << RTC_ALRMAR_HU_Pos)
 
#define RTC_ALRMAR_HU   RTC_ALRMAR_HU_Msk
 
#define RTC_ALRMAR_HU_0   (0x1UL << RTC_ALRMAR_HU_Pos)
 
#define RTC_ALRMAR_HU_1   (0x2UL << RTC_ALRMAR_HU_Pos)
 
#define RTC_ALRMAR_HU_2   (0x4UL << RTC_ALRMAR_HU_Pos)
 
#define RTC_ALRMAR_HU_3   (0x8UL << RTC_ALRMAR_HU_Pos)
 
#define RTC_ALRMAR_MSK2_Pos   (15U)
 
#define RTC_ALRMAR_MSK2_Msk   (0x1UL << RTC_ALRMAR_MSK2_Pos)
 
#define RTC_ALRMAR_MSK2   RTC_ALRMAR_MSK2_Msk
 
#define RTC_ALRMAR_MNT_Pos   (12U)
 
#define RTC_ALRMAR_MNT_Msk   (0x7UL << RTC_ALRMAR_MNT_Pos)
 
#define RTC_ALRMAR_MNT   RTC_ALRMAR_MNT_Msk
 
#define RTC_ALRMAR_MNT_0   (0x1UL << RTC_ALRMAR_MNT_Pos)
 
#define RTC_ALRMAR_MNT_1   (0x2UL << RTC_ALRMAR_MNT_Pos)
 
#define RTC_ALRMAR_MNT_2   (0x4UL << RTC_ALRMAR_MNT_Pos)
 
#define RTC_ALRMAR_MNU_Pos   (8U)
 
#define RTC_ALRMAR_MNU_Msk   (0xFUL << RTC_ALRMAR_MNU_Pos)
 
#define RTC_ALRMAR_MNU   RTC_ALRMAR_MNU_Msk
 
#define RTC_ALRMAR_MNU_0   (0x1UL << RTC_ALRMAR_MNU_Pos)
 
#define RTC_ALRMAR_MNU_1   (0x2UL << RTC_ALRMAR_MNU_Pos)
 
#define RTC_ALRMAR_MNU_2   (0x4UL << RTC_ALRMAR_MNU_Pos)
 
#define RTC_ALRMAR_MNU_3   (0x8UL << RTC_ALRMAR_MNU_Pos)
 
#define RTC_ALRMAR_MSK1_Pos   (7U)
 
#define RTC_ALRMAR_MSK1_Msk   (0x1UL << RTC_ALRMAR_MSK1_Pos)
 
#define RTC_ALRMAR_MSK1   RTC_ALRMAR_MSK1_Msk
 
#define RTC_ALRMAR_ST_Pos   (4U)
 
#define RTC_ALRMAR_ST_Msk   (0x7UL << RTC_ALRMAR_ST_Pos)
 
#define RTC_ALRMAR_ST   RTC_ALRMAR_ST_Msk
 
#define RTC_ALRMAR_ST_0   (0x1UL << RTC_ALRMAR_ST_Pos)
 
#define RTC_ALRMAR_ST_1   (0x2UL << RTC_ALRMAR_ST_Pos)
 
#define RTC_ALRMAR_ST_2   (0x4UL << RTC_ALRMAR_ST_Pos)
 
#define RTC_ALRMAR_SU_Pos   (0U)
 
#define RTC_ALRMAR_SU_Msk   (0xFUL << RTC_ALRMAR_SU_Pos)
 
#define RTC_ALRMAR_SU   RTC_ALRMAR_SU_Msk
 
#define RTC_ALRMAR_SU_0   (0x1UL << RTC_ALRMAR_SU_Pos)
 
#define RTC_ALRMAR_SU_1   (0x2UL << RTC_ALRMAR_SU_Pos)
 
#define RTC_ALRMAR_SU_2   (0x4UL << RTC_ALRMAR_SU_Pos)
 
#define RTC_ALRMAR_SU_3   (0x8UL << RTC_ALRMAR_SU_Pos)
 
#define RTC_ALRMBR_MSK4_Pos   (31U)
 
#define RTC_ALRMBR_MSK4_Msk   (0x1UL << RTC_ALRMBR_MSK4_Pos)
 
#define RTC_ALRMBR_MSK4   RTC_ALRMBR_MSK4_Msk
 
#define RTC_ALRMBR_WDSEL_Pos   (30U)
 
#define RTC_ALRMBR_WDSEL_Msk   (0x1UL << RTC_ALRMBR_WDSEL_Pos)
 
#define RTC_ALRMBR_WDSEL   RTC_ALRMBR_WDSEL_Msk
 
#define RTC_ALRMBR_DT_Pos   (28U)
 
#define RTC_ALRMBR_DT_Msk   (0x3UL << RTC_ALRMBR_DT_Pos)
 
#define RTC_ALRMBR_DT   RTC_ALRMBR_DT_Msk
 
#define RTC_ALRMBR_DT_0   (0x1UL << RTC_ALRMBR_DT_Pos)
 
#define RTC_ALRMBR_DT_1   (0x2UL << RTC_ALRMBR_DT_Pos)
 
#define RTC_ALRMBR_DU_Pos   (24U)
 
#define RTC_ALRMBR_DU_Msk   (0xFUL << RTC_ALRMBR_DU_Pos)
 
#define RTC_ALRMBR_DU   RTC_ALRMBR_DU_Msk
 
#define RTC_ALRMBR_DU_0   (0x1UL << RTC_ALRMBR_DU_Pos)
 
#define RTC_ALRMBR_DU_1   (0x2UL << RTC_ALRMBR_DU_Pos)
 
#define RTC_ALRMBR_DU_2   (0x4UL << RTC_ALRMBR_DU_Pos)
 
#define RTC_ALRMBR_DU_3   (0x8UL << RTC_ALRMBR_DU_Pos)
 
#define RTC_ALRMBR_MSK3_Pos   (23U)
 
#define RTC_ALRMBR_MSK3_Msk   (0x1UL << RTC_ALRMBR_MSK3_Pos)
 
#define RTC_ALRMBR_MSK3   RTC_ALRMBR_MSK3_Msk
 
#define RTC_ALRMBR_PM_Pos   (22U)
 
#define RTC_ALRMBR_PM_Msk   (0x1UL << RTC_ALRMBR_PM_Pos)
 
#define RTC_ALRMBR_PM   RTC_ALRMBR_PM_Msk
 
#define RTC_ALRMBR_HT_Pos   (20U)
 
#define RTC_ALRMBR_HT_Msk   (0x3UL << RTC_ALRMBR_HT_Pos)
 
#define RTC_ALRMBR_HT   RTC_ALRMBR_HT_Msk
 
#define RTC_ALRMBR_HT_0   (0x1UL << RTC_ALRMBR_HT_Pos)
 
#define RTC_ALRMBR_HT_1   (0x2UL << RTC_ALRMBR_HT_Pos)
 
#define RTC_ALRMBR_HU_Pos   (16U)
 
#define RTC_ALRMBR_HU_Msk   (0xFUL << RTC_ALRMBR_HU_Pos)
 
#define RTC_ALRMBR_HU   RTC_ALRMBR_HU_Msk
 
#define RTC_ALRMBR_HU_0   (0x1UL << RTC_ALRMBR_HU_Pos)
 
#define RTC_ALRMBR_HU_1   (0x2UL << RTC_ALRMBR_HU_Pos)
 
#define RTC_ALRMBR_HU_2   (0x4UL << RTC_ALRMBR_HU_Pos)
 
#define RTC_ALRMBR_HU_3   (0x8UL << RTC_ALRMBR_HU_Pos)
 
#define RTC_ALRMBR_MSK2_Pos   (15U)
 
#define RTC_ALRMBR_MSK2_Msk   (0x1UL << RTC_ALRMBR_MSK2_Pos)
 
#define RTC_ALRMBR_MSK2   RTC_ALRMBR_MSK2_Msk
 
#define RTC_ALRMBR_MNT_Pos   (12U)
 
#define RTC_ALRMBR_MNT_Msk   (0x7UL << RTC_ALRMBR_MNT_Pos)
 
#define RTC_ALRMBR_MNT   RTC_ALRMBR_MNT_Msk
 
#define RTC_ALRMBR_MNT_0   (0x1UL << RTC_ALRMBR_MNT_Pos)
 
#define RTC_ALRMBR_MNT_1   (0x2UL << RTC_ALRMBR_MNT_Pos)
 
#define RTC_ALRMBR_MNT_2   (0x4UL << RTC_ALRMBR_MNT_Pos)
 
#define RTC_ALRMBR_MNU_Pos   (8U)
 
#define RTC_ALRMBR_MNU_Msk   (0xFUL << RTC_ALRMBR_MNU_Pos)
 
#define RTC_ALRMBR_MNU   RTC_ALRMBR_MNU_Msk
 
#define RTC_ALRMBR_MNU_0   (0x1UL << RTC_ALRMBR_MNU_Pos)
 
#define RTC_ALRMBR_MNU_1   (0x2UL << RTC_ALRMBR_MNU_Pos)
 
#define RTC_ALRMBR_MNU_2   (0x4UL << RTC_ALRMBR_MNU_Pos)
 
#define RTC_ALRMBR_MNU_3   (0x8UL << RTC_ALRMBR_MNU_Pos)
 
#define RTC_ALRMBR_MSK1_Pos   (7U)
 
#define RTC_ALRMBR_MSK1_Msk   (0x1UL << RTC_ALRMBR_MSK1_Pos)
 
#define RTC_ALRMBR_MSK1   RTC_ALRMBR_MSK1_Msk
 
#define RTC_ALRMBR_ST_Pos   (4U)
 
#define RTC_ALRMBR_ST_Msk   (0x7UL << RTC_ALRMBR_ST_Pos)
 
#define RTC_ALRMBR_ST   RTC_ALRMBR_ST_Msk
 
#define RTC_ALRMBR_ST_0   (0x1UL << RTC_ALRMBR_ST_Pos)
 
#define RTC_ALRMBR_ST_1   (0x2UL << RTC_ALRMBR_ST_Pos)
 
#define RTC_ALRMBR_ST_2   (0x4UL << RTC_ALRMBR_ST_Pos)
 
#define RTC_ALRMBR_SU_Pos   (0U)
 
#define RTC_ALRMBR_SU_Msk   (0xFUL << RTC_ALRMBR_SU_Pos)
 
#define RTC_ALRMBR_SU   RTC_ALRMBR_SU_Msk
 
#define RTC_ALRMBR_SU_0   (0x1UL << RTC_ALRMBR_SU_Pos)
 
#define RTC_ALRMBR_SU_1   (0x2UL << RTC_ALRMBR_SU_Pos)
 
#define RTC_ALRMBR_SU_2   (0x4UL << RTC_ALRMBR_SU_Pos)
 
#define RTC_ALRMBR_SU_3   (0x8UL << RTC_ALRMBR_SU_Pos)
 
#define RTC_WPR_KEY_Pos   (0U)
 
#define RTC_WPR_KEY_Msk   (0xFFUL << RTC_WPR_KEY_Pos)
 
#define RTC_WPR_KEY   RTC_WPR_KEY_Msk
 
#define RTC_SSR_SS_Pos   (0U)
 
#define RTC_SSR_SS_Msk   (0xFFFFUL << RTC_SSR_SS_Pos)
 
#define RTC_SSR_SS   RTC_SSR_SS_Msk
 
#define RTC_SHIFTR_SUBFS_Pos   (0U)
 
#define RTC_SHIFTR_SUBFS_Msk   (0x7FFFUL << RTC_SHIFTR_SUBFS_Pos)
 
#define RTC_SHIFTR_SUBFS   RTC_SHIFTR_SUBFS_Msk
 
#define RTC_SHIFTR_ADD1S_Pos   (31U)
 
#define RTC_SHIFTR_ADD1S_Msk   (0x1UL << RTC_SHIFTR_ADD1S_Pos)
 
#define RTC_SHIFTR_ADD1S   RTC_SHIFTR_ADD1S_Msk
 
#define RTC_TSTR_PM_Pos   (22U)
 
#define RTC_TSTR_PM_Msk   (0x1UL << RTC_TSTR_PM_Pos)
 
#define RTC_TSTR_PM   RTC_TSTR_PM_Msk
 
#define RTC_TSTR_HT_Pos   (20U)
 
#define RTC_TSTR_HT_Msk   (0x3UL << RTC_TSTR_HT_Pos)
 
#define RTC_TSTR_HT   RTC_TSTR_HT_Msk
 
#define RTC_TSTR_HT_0   (0x1UL << RTC_TSTR_HT_Pos)
 
#define RTC_TSTR_HT_1   (0x2UL << RTC_TSTR_HT_Pos)
 
#define RTC_TSTR_HU_Pos   (16U)
 
#define RTC_TSTR_HU_Msk   (0xFUL << RTC_TSTR_HU_Pos)
 
#define RTC_TSTR_HU   RTC_TSTR_HU_Msk
 
#define RTC_TSTR_HU_0   (0x1UL << RTC_TSTR_HU_Pos)
 
#define RTC_TSTR_HU_1   (0x2UL << RTC_TSTR_HU_Pos)
 
#define RTC_TSTR_HU_2   (0x4UL << RTC_TSTR_HU_Pos)
 
#define RTC_TSTR_HU_3   (0x8UL << RTC_TSTR_HU_Pos)
 
#define RTC_TSTR_MNT_Pos   (12U)
 
#define RTC_TSTR_MNT_Msk   (0x7UL << RTC_TSTR_MNT_Pos)
 
#define RTC_TSTR_MNT   RTC_TSTR_MNT_Msk
 
#define RTC_TSTR_MNT_0   (0x1UL << RTC_TSTR_MNT_Pos)
 
#define RTC_TSTR_MNT_1   (0x2UL << RTC_TSTR_MNT_Pos)
 
#define RTC_TSTR_MNT_2   (0x4UL << RTC_TSTR_MNT_Pos)
 
#define RTC_TSTR_MNU_Pos   (8U)
 
#define RTC_TSTR_MNU_Msk   (0xFUL << RTC_TSTR_MNU_Pos)
 
#define RTC_TSTR_MNU   RTC_TSTR_MNU_Msk
 
#define RTC_TSTR_MNU_0   (0x1UL << RTC_TSTR_MNU_Pos)
 
#define RTC_TSTR_MNU_1   (0x2UL << RTC_TSTR_MNU_Pos)
 
#define RTC_TSTR_MNU_2   (0x4UL << RTC_TSTR_MNU_Pos)
 
#define RTC_TSTR_MNU_3   (0x8UL << RTC_TSTR_MNU_Pos)
 
#define RTC_TSTR_ST_Pos   (4U)
 
#define RTC_TSTR_ST_Msk   (0x7UL << RTC_TSTR_ST_Pos)
 
#define RTC_TSTR_ST   RTC_TSTR_ST_Msk
 
#define RTC_TSTR_ST_0   (0x1UL << RTC_TSTR_ST_Pos)
 
#define RTC_TSTR_ST_1   (0x2UL << RTC_TSTR_ST_Pos)
 
#define RTC_TSTR_ST_2   (0x4UL << RTC_TSTR_ST_Pos)
 
#define RTC_TSTR_SU_Pos   (0U)
 
#define RTC_TSTR_SU_Msk   (0xFUL << RTC_TSTR_SU_Pos)
 
#define RTC_TSTR_SU   RTC_TSTR_SU_Msk
 
#define RTC_TSTR_SU_0   (0x1UL << RTC_TSTR_SU_Pos)
 
#define RTC_TSTR_SU_1   (0x2UL << RTC_TSTR_SU_Pos)
 
#define RTC_TSTR_SU_2   (0x4UL << RTC_TSTR_SU_Pos)
 
#define RTC_TSTR_SU_3   (0x8UL << RTC_TSTR_SU_Pos)
 
#define RTC_TSDR_WDU_Pos   (13U)
 
#define RTC_TSDR_WDU_Msk   (0x7UL << RTC_TSDR_WDU_Pos)
 
#define RTC_TSDR_WDU   RTC_TSDR_WDU_Msk
 
#define RTC_TSDR_WDU_0   (0x1UL << RTC_TSDR_WDU_Pos)
 
#define RTC_TSDR_WDU_1   (0x2UL << RTC_TSDR_WDU_Pos)
 
#define RTC_TSDR_WDU_2   (0x4UL << RTC_TSDR_WDU_Pos)
 
#define RTC_TSDR_MT_Pos   (12U)
 
#define RTC_TSDR_MT_Msk   (0x1UL << RTC_TSDR_MT_Pos)
 
#define RTC_TSDR_MT   RTC_TSDR_MT_Msk
 
#define RTC_TSDR_MU_Pos   (8U)
 
#define RTC_TSDR_MU_Msk   (0xFUL << RTC_TSDR_MU_Pos)
 
#define RTC_TSDR_MU   RTC_TSDR_MU_Msk
 
#define RTC_TSDR_MU_0   (0x1UL << RTC_TSDR_MU_Pos)
 
#define RTC_TSDR_MU_1   (0x2UL << RTC_TSDR_MU_Pos)
 
#define RTC_TSDR_MU_2   (0x4UL << RTC_TSDR_MU_Pos)
 
#define RTC_TSDR_MU_3   (0x8UL << RTC_TSDR_MU_Pos)
 
#define RTC_TSDR_DT_Pos   (4U)
 
#define RTC_TSDR_DT_Msk   (0x3UL << RTC_TSDR_DT_Pos)
 
#define RTC_TSDR_DT   RTC_TSDR_DT_Msk
 
#define RTC_TSDR_DT_0   (0x1UL << RTC_TSDR_DT_Pos)
 
#define RTC_TSDR_DT_1   (0x2UL << RTC_TSDR_DT_Pos)
 
#define RTC_TSDR_DU_Pos   (0U)
 
#define RTC_TSDR_DU_Msk   (0xFUL << RTC_TSDR_DU_Pos)
 
#define RTC_TSDR_DU   RTC_TSDR_DU_Msk
 
#define RTC_TSDR_DU_0   (0x1UL << RTC_TSDR_DU_Pos)
 
#define RTC_TSDR_DU_1   (0x2UL << RTC_TSDR_DU_Pos)
 
#define RTC_TSDR_DU_2   (0x4UL << RTC_TSDR_DU_Pos)
 
#define RTC_TSDR_DU_3   (0x8UL << RTC_TSDR_DU_Pos)
 
#define RTC_TSSSR_SS_Pos   (0U)
 
#define RTC_TSSSR_SS_Msk   (0xFFFFUL << RTC_TSSSR_SS_Pos)
 
#define RTC_TSSSR_SS   RTC_TSSSR_SS_Msk
 
#define RTC_CALR_CALP_Pos   (15U)
 
#define RTC_CALR_CALP_Msk   (0x1UL << RTC_CALR_CALP_Pos)
 
#define RTC_CALR_CALP   RTC_CALR_CALP_Msk
 
#define RTC_CALR_CALW8_Pos   (14U)
 
#define RTC_CALR_CALW8_Msk   (0x1UL << RTC_CALR_CALW8_Pos)
 
#define RTC_CALR_CALW8   RTC_CALR_CALW8_Msk
 
#define RTC_CALR_CALW16_Pos   (13U)
 
#define RTC_CALR_CALW16_Msk   (0x1UL << RTC_CALR_CALW16_Pos)
 
#define RTC_CALR_CALW16   RTC_CALR_CALW16_Msk
 
#define RTC_CALR_CALM_Pos   (0U)
 
#define RTC_CALR_CALM_Msk   (0x1FFUL << RTC_CALR_CALM_Pos)
 
#define RTC_CALR_CALM   RTC_CALR_CALM_Msk
 
#define RTC_CALR_CALM_0   (0x001UL << RTC_CALR_CALM_Pos)
 
#define RTC_CALR_CALM_1   (0x002UL << RTC_CALR_CALM_Pos)
 
#define RTC_CALR_CALM_2   (0x004UL << RTC_CALR_CALM_Pos)
 
#define RTC_CALR_CALM_3   (0x008UL << RTC_CALR_CALM_Pos)
 
#define RTC_CALR_CALM_4   (0x010UL << RTC_CALR_CALM_Pos)
 
#define RTC_CALR_CALM_5   (0x020UL << RTC_CALR_CALM_Pos)
 
#define RTC_CALR_CALM_6   (0x040UL << RTC_CALR_CALM_Pos)
 
#define RTC_CALR_CALM_7   (0x080UL << RTC_CALR_CALM_Pos)
 
#define RTC_CALR_CALM_8   (0x100UL << RTC_CALR_CALM_Pos)
 
#define RTC_CAL_CALP   RTC_CALR_CALP
 
#define RTC_CAL_CALW8   RTC_CALR_CALW8
 
#define RTC_CAL_CALW16   RTC_CALR_CALW16
 
#define RTC_CAL_CALM   RTC_CALR_CALM
 
#define RTC_CAL_CALM_0   RTC_CALR_CALM_0
 
#define RTC_CAL_CALM_1   RTC_CALR_CALM_1
 
#define RTC_CAL_CALM_2   RTC_CALR_CALM_2
 
#define RTC_CAL_CALM_3   RTC_CALR_CALM_3
 
#define RTC_CAL_CALM_4   RTC_CALR_CALM_4
 
#define RTC_CAL_CALM_5   RTC_CALR_CALM_5
 
#define RTC_CAL_CALM_6   RTC_CALR_CALM_6
 
#define RTC_CAL_CALM_7   RTC_CALR_CALM_7
 
#define RTC_CAL_CALM_8   RTC_CALR_CALM_8
 
#define RTC_TAMPCR_TAMP2MF_Pos   (21U)
 
#define RTC_TAMPCR_TAMP2MF_Msk   (0x1UL << RTC_TAMPCR_TAMP2MF_Pos)
 
#define RTC_TAMPCR_TAMP2MF   RTC_TAMPCR_TAMP2MF_Msk
 
#define RTC_TAMPCR_TAMP2NOERASE_Pos   (20U)
 
#define RTC_TAMPCR_TAMP2NOERASE_Msk   (0x1UL << RTC_TAMPCR_TAMP2NOERASE_Pos)
 
#define RTC_TAMPCR_TAMP2NOERASE   RTC_TAMPCR_TAMP2NOERASE_Msk
 
#define RTC_TAMPCR_TAMP2IE_Pos   (19U)
 
#define RTC_TAMPCR_TAMP2IE_Msk   (0x1UL << RTC_TAMPCR_TAMP2IE_Pos)
 
#define RTC_TAMPCR_TAMP2IE   RTC_TAMPCR_TAMP2IE_Msk
 
#define RTC_TAMPCR_TAMP1MF_Pos   (18U)
 
#define RTC_TAMPCR_TAMP1MF_Msk   (0x1UL << RTC_TAMPCR_TAMP1MF_Pos)
 
#define RTC_TAMPCR_TAMP1MF   RTC_TAMPCR_TAMP1MF_Msk
 
#define RTC_TAMPCR_TAMP1NOERASE_Pos   (17U)
 
#define RTC_TAMPCR_TAMP1NOERASE_Msk   (0x1UL << RTC_TAMPCR_TAMP1NOERASE_Pos)
 
#define RTC_TAMPCR_TAMP1NOERASE   RTC_TAMPCR_TAMP1NOERASE_Msk
 
#define RTC_TAMPCR_TAMP1IE_Pos   (16U)
 
#define RTC_TAMPCR_TAMP1IE_Msk   (0x1UL << RTC_TAMPCR_TAMP1IE_Pos)
 
#define RTC_TAMPCR_TAMP1IE   RTC_TAMPCR_TAMP1IE_Msk
 
#define RTC_TAMPCR_TAMPPUDIS_Pos   (15U)
 
#define RTC_TAMPCR_TAMPPUDIS_Msk   (0x1UL << RTC_TAMPCR_TAMPPUDIS_Pos)
 
#define RTC_TAMPCR_TAMPPUDIS   RTC_TAMPCR_TAMPPUDIS_Msk
 
#define RTC_TAMPCR_TAMPPRCH_Pos   (13U)
 
#define RTC_TAMPCR_TAMPPRCH_Msk   (0x3UL << RTC_TAMPCR_TAMPPRCH_Pos)
 
#define RTC_TAMPCR_TAMPPRCH   RTC_TAMPCR_TAMPPRCH_Msk
 
#define RTC_TAMPCR_TAMPPRCH_0   (0x1UL << RTC_TAMPCR_TAMPPRCH_Pos)
 
#define RTC_TAMPCR_TAMPPRCH_1   (0x2UL << RTC_TAMPCR_TAMPPRCH_Pos)
 
#define RTC_TAMPCR_TAMPFLT_Pos   (11U)
 
#define RTC_TAMPCR_TAMPFLT_Msk   (0x3UL << RTC_TAMPCR_TAMPFLT_Pos)
 
#define RTC_TAMPCR_TAMPFLT   RTC_TAMPCR_TAMPFLT_Msk
 
#define RTC_TAMPCR_TAMPFLT_0   (0x1UL << RTC_TAMPCR_TAMPFLT_Pos)
 
#define RTC_TAMPCR_TAMPFLT_1   (0x2UL << RTC_TAMPCR_TAMPFLT_Pos)
 
#define RTC_TAMPCR_TAMPFREQ_Pos   (8U)
 
#define RTC_TAMPCR_TAMPFREQ_Msk   (0x7UL << RTC_TAMPCR_TAMPFREQ_Pos)
 
#define RTC_TAMPCR_TAMPFREQ   RTC_TAMPCR_TAMPFREQ_Msk
 
#define RTC_TAMPCR_TAMPFREQ_0   (0x1UL << RTC_TAMPCR_TAMPFREQ_Pos)
 
#define RTC_TAMPCR_TAMPFREQ_1   (0x2UL << RTC_TAMPCR_TAMPFREQ_Pos)
 
#define RTC_TAMPCR_TAMPFREQ_2   (0x4UL << RTC_TAMPCR_TAMPFREQ_Pos)
 
#define RTC_TAMPCR_TAMPTS_Pos   (7U)
 
#define RTC_TAMPCR_TAMPTS_Msk   (0x1UL << RTC_TAMPCR_TAMPTS_Pos)
 
#define RTC_TAMPCR_TAMPTS   RTC_TAMPCR_TAMPTS_Msk
 
#define RTC_TAMPCR_TAMP2TRG_Pos   (4U)
 
#define RTC_TAMPCR_TAMP2TRG_Msk   (0x1UL << RTC_TAMPCR_TAMP2TRG_Pos)
 
#define RTC_TAMPCR_TAMP2TRG   RTC_TAMPCR_TAMP2TRG_Msk
 
#define RTC_TAMPCR_TAMP2E_Pos   (3U)
 
#define RTC_TAMPCR_TAMP2E_Msk   (0x1UL << RTC_TAMPCR_TAMP2E_Pos)
 
#define RTC_TAMPCR_TAMP2E   RTC_TAMPCR_TAMP2E_Msk
 
#define RTC_TAMPCR_TAMPIE_Pos   (2U)
 
#define RTC_TAMPCR_TAMPIE_Msk   (0x1UL << RTC_TAMPCR_TAMPIE_Pos)
 
#define RTC_TAMPCR_TAMPIE   RTC_TAMPCR_TAMPIE_Msk
 
#define RTC_TAMPCR_TAMP1TRG_Pos   (1U)
 
#define RTC_TAMPCR_TAMP1TRG_Msk   (0x1UL << RTC_TAMPCR_TAMP1TRG_Pos)
 
#define RTC_TAMPCR_TAMP1TRG   RTC_TAMPCR_TAMP1TRG_Msk
 
#define RTC_TAMPCR_TAMP1E_Pos   (0U)
 
#define RTC_TAMPCR_TAMP1E_Msk   (0x1UL << RTC_TAMPCR_TAMP1E_Pos)
 
#define RTC_TAMPCR_TAMP1E   RTC_TAMPCR_TAMP1E_Msk
 
#define RTC_ALRMASSR_MASKSS_Pos   (24U)
 
#define RTC_ALRMASSR_MASKSS_Msk   (0xFUL << RTC_ALRMASSR_MASKSS_Pos)
 
#define RTC_ALRMASSR_MASKSS   RTC_ALRMASSR_MASKSS_Msk
 
#define RTC_ALRMASSR_MASKSS_0   (0x1UL << RTC_ALRMASSR_MASKSS_Pos)
 
#define RTC_ALRMASSR_MASKSS_1   (0x2UL << RTC_ALRMASSR_MASKSS_Pos)
 
#define RTC_ALRMASSR_MASKSS_2   (0x4UL << RTC_ALRMASSR_MASKSS_Pos)
 
#define RTC_ALRMASSR_MASKSS_3   (0x8UL << RTC_ALRMASSR_MASKSS_Pos)
 
#define RTC_ALRMASSR_SS_Pos   (0U)
 
#define RTC_ALRMASSR_SS_Msk   (0x7FFFUL << RTC_ALRMASSR_SS_Pos)
 
#define RTC_ALRMASSR_SS   RTC_ALRMASSR_SS_Msk
 
#define RTC_ALRMBSSR_MASKSS_Pos   (24U)
 
#define RTC_ALRMBSSR_MASKSS_Msk   (0xFUL << RTC_ALRMBSSR_MASKSS_Pos)
 
#define RTC_ALRMBSSR_MASKSS   RTC_ALRMBSSR_MASKSS_Msk
 
#define RTC_ALRMBSSR_MASKSS_0   (0x1UL << RTC_ALRMBSSR_MASKSS_Pos)
 
#define RTC_ALRMBSSR_MASKSS_1   (0x2UL << RTC_ALRMBSSR_MASKSS_Pos)
 
#define RTC_ALRMBSSR_MASKSS_2   (0x4UL << RTC_ALRMBSSR_MASKSS_Pos)
 
#define RTC_ALRMBSSR_MASKSS_3   (0x8UL << RTC_ALRMBSSR_MASKSS_Pos)
 
#define RTC_ALRMBSSR_SS_Pos   (0U)
 
#define RTC_ALRMBSSR_SS_Msk   (0x7FFFUL << RTC_ALRMBSSR_SS_Pos)
 
#define RTC_ALRMBSSR_SS   RTC_ALRMBSSR_SS_Msk
 
#define RTC_OR_OUT_RMP_Pos   (1U)
 
#define RTC_OR_OUT_RMP_Msk   (0x1UL << RTC_OR_OUT_RMP_Pos)
 
#define RTC_OR_OUT_RMP   RTC_OR_OUT_RMP_Msk
 
#define RTC_OR_ALARMOUTTYPE_Pos   (0U)
 
#define RTC_OR_ALARMOUTTYPE_Msk   (0x1UL << RTC_OR_ALARMOUTTYPE_Pos)
 
#define RTC_OR_ALARMOUTTYPE   RTC_OR_ALARMOUTTYPE_Msk
 
#define RTC_OR_RTC_OUT_RMP   RTC_OR_OUT_RMP
 
#define RTC_BKP0R_Pos   (0U)
 
#define RTC_BKP0R_Msk   (0xFFFFFFFFUL << RTC_BKP0R_Pos)
 
#define RTC_BKP0R   RTC_BKP0R_Msk
 
#define RTC_BKP1R_Pos   (0U)
 
#define RTC_BKP1R_Msk   (0xFFFFFFFFUL << RTC_BKP1R_Pos)
 
#define RTC_BKP1R   RTC_BKP1R_Msk
 
#define RTC_BKP2R_Pos   (0U)
 
#define RTC_BKP2R_Msk   (0xFFFFFFFFUL << RTC_BKP2R_Pos)
 
#define RTC_BKP2R   RTC_BKP2R_Msk
 
#define RTC_BKP3R_Pos   (0U)
 
#define RTC_BKP3R_Msk   (0xFFFFFFFFUL << RTC_BKP3R_Pos)
 
#define RTC_BKP3R   RTC_BKP3R_Msk
 
#define RTC_BKP4R_Pos   (0U)
 
#define RTC_BKP4R_Msk   (0xFFFFFFFFUL << RTC_BKP4R_Pos)
 
#define RTC_BKP4R   RTC_BKP4R_Msk
 
#define RTC_BKP_NUMBER   (0x00000005U)
 
#define SPI_I2S_SUPPORT
 
#define SPI_CR1_CPHA_Pos   (0U)
 
#define SPI_CR1_CPHA_Msk   (0x1UL << SPI_CR1_CPHA_Pos)
 
#define SPI_CR1_CPHA   SPI_CR1_CPHA_Msk
 
#define SPI_CR1_CPOL_Pos   (1U)
 
#define SPI_CR1_CPOL_Msk   (0x1UL << SPI_CR1_CPOL_Pos)
 
#define SPI_CR1_CPOL   SPI_CR1_CPOL_Msk
 
#define SPI_CR1_MSTR_Pos   (2U)
 
#define SPI_CR1_MSTR_Msk   (0x1UL << SPI_CR1_MSTR_Pos)
 
#define SPI_CR1_MSTR   SPI_CR1_MSTR_Msk
 
#define SPI_CR1_BR_Pos   (3U)
 
#define SPI_CR1_BR_Msk   (0x7UL << SPI_CR1_BR_Pos)
 
#define SPI_CR1_BR   SPI_CR1_BR_Msk
 
#define SPI_CR1_BR_0   (0x1UL << SPI_CR1_BR_Pos)
 
#define SPI_CR1_BR_1   (0x2UL << SPI_CR1_BR_Pos)
 
#define SPI_CR1_BR_2   (0x4UL << SPI_CR1_BR_Pos)
 
#define SPI_CR1_SPE_Pos   (6U)
 
#define SPI_CR1_SPE_Msk   (0x1UL << SPI_CR1_SPE_Pos)
 
#define SPI_CR1_SPE   SPI_CR1_SPE_Msk
 
#define SPI_CR1_LSBFIRST_Pos   (7U)
 
#define SPI_CR1_LSBFIRST_Msk   (0x1UL << SPI_CR1_LSBFIRST_Pos)
 
#define SPI_CR1_LSBFIRST   SPI_CR1_LSBFIRST_Msk
 
#define SPI_CR1_SSI_Pos   (8U)
 
#define SPI_CR1_SSI_Msk   (0x1UL << SPI_CR1_SSI_Pos)
 
#define SPI_CR1_SSI   SPI_CR1_SSI_Msk
 
#define SPI_CR1_SSM_Pos   (9U)
 
#define SPI_CR1_SSM_Msk   (0x1UL << SPI_CR1_SSM_Pos)
 
#define SPI_CR1_SSM   SPI_CR1_SSM_Msk
 
#define SPI_CR1_RXONLY_Pos   (10U)
 
#define SPI_CR1_RXONLY_Msk   (0x1UL << SPI_CR1_RXONLY_Pos)
 
#define SPI_CR1_RXONLY   SPI_CR1_RXONLY_Msk
 
#define SPI_CR1_DFF_Pos   (11U)
 
#define SPI_CR1_DFF_Msk   (0x1UL << SPI_CR1_DFF_Pos)
 
#define SPI_CR1_DFF   SPI_CR1_DFF_Msk
 
#define SPI_CR1_CRCNEXT_Pos   (12U)
 
#define SPI_CR1_CRCNEXT_Msk   (0x1UL << SPI_CR1_CRCNEXT_Pos)
 
#define SPI_CR1_CRCNEXT   SPI_CR1_CRCNEXT_Msk
 
#define SPI_CR1_CRCEN_Pos   (13U)
 
#define SPI_CR1_CRCEN_Msk   (0x1UL << SPI_CR1_CRCEN_Pos)
 
#define SPI_CR1_CRCEN   SPI_CR1_CRCEN_Msk
 
#define SPI_CR1_BIDIOE_Pos   (14U)
 
#define SPI_CR1_BIDIOE_Msk   (0x1UL << SPI_CR1_BIDIOE_Pos)
 
#define SPI_CR1_BIDIOE   SPI_CR1_BIDIOE_Msk
 
#define SPI_CR1_BIDIMODE_Pos   (15U)
 
#define SPI_CR1_BIDIMODE_Msk   (0x1UL << SPI_CR1_BIDIMODE_Pos)
 
#define SPI_CR1_BIDIMODE   SPI_CR1_BIDIMODE_Msk
 
#define SPI_CR2_RXDMAEN_Pos   (0U)
 
#define SPI_CR2_RXDMAEN_Msk   (0x1UL << SPI_CR2_RXDMAEN_Pos)
 
#define SPI_CR2_RXDMAEN   SPI_CR2_RXDMAEN_Msk
 
#define SPI_CR2_TXDMAEN_Pos   (1U)
 
#define SPI_CR2_TXDMAEN_Msk   (0x1UL << SPI_CR2_TXDMAEN_Pos)
 
#define SPI_CR2_TXDMAEN   SPI_CR2_TXDMAEN_Msk
 
#define SPI_CR2_SSOE_Pos   (2U)
 
#define SPI_CR2_SSOE_Msk   (0x1UL << SPI_CR2_SSOE_Pos)
 
#define SPI_CR2_SSOE   SPI_CR2_SSOE_Msk
 
#define SPI_CR2_FRF_Pos   (4U)
 
#define SPI_CR2_FRF_Msk   (0x1UL << SPI_CR2_FRF_Pos)
 
#define SPI_CR2_FRF   SPI_CR2_FRF_Msk
 
#define SPI_CR2_ERRIE_Pos   (5U)
 
#define SPI_CR2_ERRIE_Msk   (0x1UL << SPI_CR2_ERRIE_Pos)
 
#define SPI_CR2_ERRIE   SPI_CR2_ERRIE_Msk
 
#define SPI_CR2_RXNEIE_Pos   (6U)
 
#define SPI_CR2_RXNEIE_Msk   (0x1UL << SPI_CR2_RXNEIE_Pos)
 
#define SPI_CR2_RXNEIE   SPI_CR2_RXNEIE_Msk
 
#define SPI_CR2_TXEIE_Pos   (7U)
 
#define SPI_CR2_TXEIE_Msk   (0x1UL << SPI_CR2_TXEIE_Pos)
 
#define SPI_CR2_TXEIE   SPI_CR2_TXEIE_Msk
 
#define SPI_SR_RXNE_Pos   (0U)
 
#define SPI_SR_RXNE_Msk   (0x1UL << SPI_SR_RXNE_Pos)
 
#define SPI_SR_RXNE   SPI_SR_RXNE_Msk
 
#define SPI_SR_TXE_Pos   (1U)
 
#define SPI_SR_TXE_Msk   (0x1UL << SPI_SR_TXE_Pos)
 
#define SPI_SR_TXE   SPI_SR_TXE_Msk
 
#define SPI_SR_CHSIDE_Pos   (2U)
 
#define SPI_SR_CHSIDE_Msk   (0x1UL << SPI_SR_CHSIDE_Pos)
 
#define SPI_SR_CHSIDE   SPI_SR_CHSIDE_Msk
 
#define SPI_SR_UDR_Pos   (3U)
 
#define SPI_SR_UDR_Msk   (0x1UL << SPI_SR_UDR_Pos)
 
#define SPI_SR_UDR   SPI_SR_UDR_Msk
 
#define SPI_SR_CRCERR_Pos   (4U)
 
#define SPI_SR_CRCERR_Msk   (0x1UL << SPI_SR_CRCERR_Pos)
 
#define SPI_SR_CRCERR   SPI_SR_CRCERR_Msk
 
#define SPI_SR_MODF_Pos   (5U)
 
#define SPI_SR_MODF_Msk   (0x1UL << SPI_SR_MODF_Pos)
 
#define SPI_SR_MODF   SPI_SR_MODF_Msk
 
#define SPI_SR_OVR_Pos   (6U)
 
#define SPI_SR_OVR_Msk   (0x1UL << SPI_SR_OVR_Pos)
 
#define SPI_SR_OVR   SPI_SR_OVR_Msk
 
#define SPI_SR_BSY_Pos   (7U)
 
#define SPI_SR_BSY_Msk   (0x1UL << SPI_SR_BSY_Pos)
 
#define SPI_SR_BSY   SPI_SR_BSY_Msk
 
#define SPI_SR_FRE_Pos   (8U)
 
#define SPI_SR_FRE_Msk   (0x1UL << SPI_SR_FRE_Pos)
 
#define SPI_SR_FRE   SPI_SR_FRE_Msk
 
#define SPI_DR_DR_Pos   (0U)
 
#define SPI_DR_DR_Msk   (0xFFFFUL << SPI_DR_DR_Pos)
 
#define SPI_DR_DR   SPI_DR_DR_Msk
 
#define SPI_CRCPR_CRCPOLY_Pos   (0U)
 
#define SPI_CRCPR_CRCPOLY_Msk   (0xFFFFUL << SPI_CRCPR_CRCPOLY_Pos)
 
#define SPI_CRCPR_CRCPOLY   SPI_CRCPR_CRCPOLY_Msk
 
#define SPI_RXCRCR_RXCRC_Pos   (0U)
 
#define SPI_RXCRCR_RXCRC_Msk   (0xFFFFUL << SPI_RXCRCR_RXCRC_Pos)
 
#define SPI_RXCRCR_RXCRC   SPI_RXCRCR_RXCRC_Msk
 
#define SPI_TXCRCR_TXCRC_Pos   (0U)
 
#define SPI_TXCRCR_TXCRC_Msk   (0xFFFFUL << SPI_TXCRCR_TXCRC_Pos)
 
#define SPI_TXCRCR_TXCRC   SPI_TXCRCR_TXCRC_Msk
 
#define SPI_I2SCFGR_CHLEN_Pos   (0U)
 
#define SPI_I2SCFGR_CHLEN_Msk   (0x1UL << SPI_I2SCFGR_CHLEN_Pos)
 
#define SPI_I2SCFGR_CHLEN   SPI_I2SCFGR_CHLEN_Msk
 
#define SPI_I2SCFGR_DATLEN_Pos   (1U)
 
#define SPI_I2SCFGR_DATLEN_Msk   (0x3UL << SPI_I2SCFGR_DATLEN_Pos)
 
#define SPI_I2SCFGR_DATLEN   SPI_I2SCFGR_DATLEN_Msk
 
#define SPI_I2SCFGR_DATLEN_0   (0x1UL << SPI_I2SCFGR_DATLEN_Pos)
 
#define SPI_I2SCFGR_DATLEN_1   (0x2UL << SPI_I2SCFGR_DATLEN_Pos)
 
#define SPI_I2SCFGR_CKPOL_Pos   (3U)
 
#define SPI_I2SCFGR_CKPOL_Msk   (0x1UL << SPI_I2SCFGR_CKPOL_Pos)
 
#define SPI_I2SCFGR_CKPOL   SPI_I2SCFGR_CKPOL_Msk
 
#define SPI_I2SCFGR_I2SSTD_Pos   (4U)
 
#define SPI_I2SCFGR_I2SSTD_Msk   (0x3UL << SPI_I2SCFGR_I2SSTD_Pos)
 
#define SPI_I2SCFGR_I2SSTD   SPI_I2SCFGR_I2SSTD_Msk
 
#define SPI_I2SCFGR_I2SSTD_0   (0x1UL << SPI_I2SCFGR_I2SSTD_Pos)
 
#define SPI_I2SCFGR_I2SSTD_1   (0x2UL << SPI_I2SCFGR_I2SSTD_Pos)
 
#define SPI_I2SCFGR_PCMSYNC_Pos   (7U)
 
#define SPI_I2SCFGR_PCMSYNC_Msk   (0x1UL << SPI_I2SCFGR_PCMSYNC_Pos)
 
#define SPI_I2SCFGR_PCMSYNC   SPI_I2SCFGR_PCMSYNC_Msk
 
#define SPI_I2SCFGR_I2SCFG_Pos   (8U)
 
#define SPI_I2SCFGR_I2SCFG_Msk   (0x3UL << SPI_I2SCFGR_I2SCFG_Pos)
 
#define SPI_I2SCFGR_I2SCFG   SPI_I2SCFGR_I2SCFG_Msk
 
#define SPI_I2SCFGR_I2SCFG_0   (0x1UL << SPI_I2SCFGR_I2SCFG_Pos)
 
#define SPI_I2SCFGR_I2SCFG_1   (0x2UL << SPI_I2SCFGR_I2SCFG_Pos)
 
#define SPI_I2SCFGR_I2SE_Pos   (10U)
 
#define SPI_I2SCFGR_I2SE_Msk   (0x1UL << SPI_I2SCFGR_I2SE_Pos)
 
#define SPI_I2SCFGR_I2SE   SPI_I2SCFGR_I2SE_Msk
 
#define SPI_I2SCFGR_I2SMOD_Pos   (11U)
 
#define SPI_I2SCFGR_I2SMOD_Msk   (0x1UL << SPI_I2SCFGR_I2SMOD_Pos)
 
#define SPI_I2SCFGR_I2SMOD   SPI_I2SCFGR_I2SMOD_Msk
 
#define SPI_I2SPR_I2SDIV_Pos   (0U)
 
#define SPI_I2SPR_I2SDIV_Msk   (0xFFUL << SPI_I2SPR_I2SDIV_Pos)
 
#define SPI_I2SPR_I2SDIV   SPI_I2SPR_I2SDIV_Msk
 
#define SPI_I2SPR_ODD_Pos   (8U)
 
#define SPI_I2SPR_ODD_Msk   (0x1UL << SPI_I2SPR_ODD_Pos)
 
#define SPI_I2SPR_ODD   SPI_I2SPR_ODD_Msk
 
#define SPI_I2SPR_MCKOE_Pos   (9U)
 
#define SPI_I2SPR_MCKOE_Msk   (0x1UL << SPI_I2SPR_MCKOE_Pos)
 
#define SPI_I2SPR_MCKOE   SPI_I2SPR_MCKOE_Msk
 
#define SYSCFG_CFGR1_MEM_MODE_Pos   (0U)
 
#define SYSCFG_CFGR1_MEM_MODE_Msk   (0x3UL << SYSCFG_CFGR1_MEM_MODE_Pos)
 
#define SYSCFG_CFGR1_MEM_MODE   SYSCFG_CFGR1_MEM_MODE_Msk
 
#define SYSCFG_CFGR1_MEM_MODE_0   (0x1UL << SYSCFG_CFGR1_MEM_MODE_Pos)
 
#define SYSCFG_CFGR1_MEM_MODE_1   (0x2UL << SYSCFG_CFGR1_MEM_MODE_Pos)
 
#define SYSCFG_CFGR1_BOOT_MODE_Pos   (8U)
 
#define SYSCFG_CFGR1_BOOT_MODE_Msk   (0x3UL << SYSCFG_CFGR1_BOOT_MODE_Pos)
 
#define SYSCFG_CFGR1_BOOT_MODE   SYSCFG_CFGR1_BOOT_MODE_Msk
 
#define SYSCFG_CFGR1_BOOT_MODE_0   (0x1UL << SYSCFG_CFGR1_BOOT_MODE_Pos)
 
#define SYSCFG_CFGR1_BOOT_MODE_1   (0x2UL << SYSCFG_CFGR1_BOOT_MODE_Pos)
 
#define SYSCFG_CFGR2_FWDISEN_Pos   (0U)
 
#define SYSCFG_CFGR2_FWDISEN_Msk   (0x1UL << SYSCFG_CFGR2_FWDISEN_Pos)
 
#define SYSCFG_CFGR2_FWDISEN   SYSCFG_CFGR2_FWDISEN_Msk
 
#define SYSCFG_CFGR2_CAPA_Pos   (1U)
 
#define SYSCFG_CFGR2_CAPA_Msk   (0x7UL << SYSCFG_CFGR2_CAPA_Pos)
 
#define SYSCFG_CFGR2_CAPA   SYSCFG_CFGR2_CAPA_Msk
 
#define SYSCFG_CFGR2_CAPA_0   (0x1UL << SYSCFG_CFGR2_CAPA_Pos)
 
#define SYSCFG_CFGR2_CAPA_1   (0x2UL << SYSCFG_CFGR2_CAPA_Pos)
 
#define SYSCFG_CFGR2_CAPA_2   (0x4UL << SYSCFG_CFGR2_CAPA_Pos)
 
#define SYSCFG_CFGR2_I2C_PB6_FMP_Pos   (8U)
 
#define SYSCFG_CFGR2_I2C_PB6_FMP_Msk   (0x1UL << SYSCFG_CFGR2_I2C_PB6_FMP_Pos)
 
#define SYSCFG_CFGR2_I2C_PB6_FMP   SYSCFG_CFGR2_I2C_PB6_FMP_Msk
 
#define SYSCFG_CFGR2_I2C_PB7_FMP_Pos   (9U)
 
#define SYSCFG_CFGR2_I2C_PB7_FMP_Msk   (0x1UL << SYSCFG_CFGR2_I2C_PB7_FMP_Pos)
 
#define SYSCFG_CFGR2_I2C_PB7_FMP   SYSCFG_CFGR2_I2C_PB7_FMP_Msk
 
#define SYSCFG_CFGR2_I2C_PB8_FMP_Pos   (10U)
 
#define SYSCFG_CFGR2_I2C_PB8_FMP_Msk   (0x1UL << SYSCFG_CFGR2_I2C_PB8_FMP_Pos)
 
#define SYSCFG_CFGR2_I2C_PB8_FMP   SYSCFG_CFGR2_I2C_PB8_FMP_Msk
 
#define SYSCFG_CFGR2_I2C_PB9_FMP_Pos   (11U)
 
#define SYSCFG_CFGR2_I2C_PB9_FMP_Msk   (0x1UL << SYSCFG_CFGR2_I2C_PB9_FMP_Pos)
 
#define SYSCFG_CFGR2_I2C_PB9_FMP   SYSCFG_CFGR2_I2C_PB9_FMP_Msk
 
#define SYSCFG_CFGR2_I2C1_FMP_Pos   (12U)
 
#define SYSCFG_CFGR2_I2C1_FMP_Msk   (0x1UL << SYSCFG_CFGR2_I2C1_FMP_Pos)
 
#define SYSCFG_CFGR2_I2C1_FMP   SYSCFG_CFGR2_I2C1_FMP_Msk
 
#define SYSCFG_CFGR2_I2C2_FMP_Pos   (13U)
 
#define SYSCFG_CFGR2_I2C2_FMP_Msk   (0x1UL << SYSCFG_CFGR2_I2C2_FMP_Pos)
 
#define SYSCFG_CFGR2_I2C2_FMP   SYSCFG_CFGR2_I2C2_FMP_Msk
 
#define SYSCFG_EXTICR1_EXTI0_Pos   (0U)
 
#define SYSCFG_EXTICR1_EXTI0_Msk   (0xFUL << SYSCFG_EXTICR1_EXTI0_Pos)
 
#define SYSCFG_EXTICR1_EXTI0   SYSCFG_EXTICR1_EXTI0_Msk
 
#define SYSCFG_EXTICR1_EXTI1_Pos   (4U)
 
#define SYSCFG_EXTICR1_EXTI1_Msk   (0xFUL << SYSCFG_EXTICR1_EXTI1_Pos)
 
#define SYSCFG_EXTICR1_EXTI1   SYSCFG_EXTICR1_EXTI1_Msk
 
#define SYSCFG_EXTICR1_EXTI2_Pos   (8U)
 
#define SYSCFG_EXTICR1_EXTI2_Msk   (0xFUL << SYSCFG_EXTICR1_EXTI2_Pos)
 
#define SYSCFG_EXTICR1_EXTI2   SYSCFG_EXTICR1_EXTI2_Msk
 
#define SYSCFG_EXTICR1_EXTI3_Pos   (12U)
 
#define SYSCFG_EXTICR1_EXTI3_Msk   (0xFUL << SYSCFG_EXTICR1_EXTI3_Pos)
 
#define SYSCFG_EXTICR1_EXTI3   SYSCFG_EXTICR1_EXTI3_Msk
 
#define SYSCFG_EXTICR1_EXTI0_PA   (0x00000000U)
 EXTI0 configuration

 
#define SYSCFG_EXTICR1_EXTI0_PB   (0x00000001U)
 
#define SYSCFG_EXTICR1_EXTI0_PC   (0x00000002U)
 
#define SYSCFG_EXTICR1_EXTI0_PH   (0x00000005U)
 
#define SYSCFG_EXTICR1_EXTI1_PA   (0x00000000U)
 EXTI1 configuration

 
#define SYSCFG_EXTICR1_EXTI1_PB   (0x00000010U)
 
#define SYSCFG_EXTICR1_EXTI1_PC   (0x00000020U)
 
#define SYSCFG_EXTICR1_EXTI1_PH   (0x00000050U)
 
#define SYSCFG_EXTICR1_EXTI2_PA   (0x00000000U)
 EXTI2 configuration

 
#define SYSCFG_EXTICR1_EXTI2_PB   (0x00000100U)
 
#define SYSCFG_EXTICR1_EXTI2_PC   (0x00000200U)
 
#define SYSCFG_EXTICR1_EXTI2_PD   (0x00000300U)
 
#define SYSCFG_EXTICR1_EXTI3_PA   (0x00000000U)
 EXTI3 configuration

 
#define SYSCFG_EXTICR1_EXTI3_PB   (0x00001000U)
 
#define SYSCFG_EXTICR1_EXTI3_PC   (0x00002000U)
 
#define SYSCFG_EXTICR2_EXTI4_Pos   (0U)
 
#define SYSCFG_EXTICR2_EXTI4_Msk   (0xFUL << SYSCFG_EXTICR2_EXTI4_Pos)
 
#define SYSCFG_EXTICR2_EXTI4   SYSCFG_EXTICR2_EXTI4_Msk
 
#define SYSCFG_EXTICR2_EXTI5_Pos   (4U)
 
#define SYSCFG_EXTICR2_EXTI5_Msk   (0xFUL << SYSCFG_EXTICR2_EXTI5_Pos)
 
#define SYSCFG_EXTICR2_EXTI5   SYSCFG_EXTICR2_EXTI5_Msk
 
#define SYSCFG_EXTICR2_EXTI6_Pos   (8U)
 
#define SYSCFG_EXTICR2_EXTI6_Msk   (0xFUL << SYSCFG_EXTICR2_EXTI6_Pos)
 
#define SYSCFG_EXTICR2_EXTI6   SYSCFG_EXTICR2_EXTI6_Msk
 
#define SYSCFG_EXTICR2_EXTI7_Pos   (12U)
 
#define SYSCFG_EXTICR2_EXTI7_Msk   (0xFUL << SYSCFG_EXTICR2_EXTI7_Pos)
 
#define SYSCFG_EXTICR2_EXTI7   SYSCFG_EXTICR2_EXTI7_Msk
 
#define SYSCFG_EXTICR2_EXTI4_PA   (0x00000000U)
 EXTI4 configuration

 
#define SYSCFG_EXTICR2_EXTI4_PB   (0x00000001U)
 
#define SYSCFG_EXTICR2_EXTI4_PC   (0x00000002U)
 
#define SYSCFG_EXTICR2_EXTI5_PA   (0x00000000U)
 EXTI5 configuration

 
#define SYSCFG_EXTICR2_EXTI5_PB   (0x00000010U)
 
#define SYSCFG_EXTICR2_EXTI5_PC   (0x00000020U)
 
#define SYSCFG_EXTICR2_EXTI6_PA   (0x00000000U)
 EXTI6 configuration

 
#define SYSCFG_EXTICR2_EXTI6_PB   (0x00000100U)
 
#define SYSCFG_EXTICR2_EXTI6_PC   (0x00000200U)
 
#define SYSCFG_EXTICR2_EXTI7_PA   (0x00000000U)
 EXTI7 configuration

 
#define SYSCFG_EXTICR2_EXTI7_PB   (0x00001000U)
 
#define SYSCFG_EXTICR2_EXTI7_PC   (0x00002000U)
 
#define SYSCFG_EXTICR3_EXTI8_Pos   (0U)
 
#define SYSCFG_EXTICR3_EXTI8_Msk   (0xFUL << SYSCFG_EXTICR3_EXTI8_Pos)
 
#define SYSCFG_EXTICR3_EXTI8   SYSCFG_EXTICR3_EXTI8_Msk
 
#define SYSCFG_EXTICR3_EXTI9_Pos   (4U)
 
#define SYSCFG_EXTICR3_EXTI9_Msk   (0xFUL << SYSCFG_EXTICR3_EXTI9_Pos)
 
#define SYSCFG_EXTICR3_EXTI9   SYSCFG_EXTICR3_EXTI9_Msk
 
#define SYSCFG_EXTICR3_EXTI10_Pos   (8U)
 
#define SYSCFG_EXTICR3_EXTI10_Msk   (0xFUL << SYSCFG_EXTICR3_EXTI10_Pos)
 
#define SYSCFG_EXTICR3_EXTI10   SYSCFG_EXTICR3_EXTI10_Msk
 
#define SYSCFG_EXTICR3_EXTI11_Pos   (12U)
 
#define SYSCFG_EXTICR3_EXTI11_Msk   (0xFUL << SYSCFG_EXTICR3_EXTI11_Pos)
 
#define SYSCFG_EXTICR3_EXTI11   SYSCFG_EXTICR3_EXTI11_Msk
 
#define SYSCFG_EXTICR3_EXTI8_PA   (0x00000000U)
 EXTI8 configuration

 
#define SYSCFG_EXTICR3_EXTI8_PB   (0x00000001U)
 
#define SYSCFG_EXTICR3_EXTI8_PC   (0x00000002U)
 
#define SYSCFG_EXTICR3_EXTI9_PA   (0x00000000U)
 EXTI9 configuration

 
#define SYSCFG_EXTICR3_EXTI9_PB   (0x00000010U)
 
#define SYSCFG_EXTICR3_EXTI9_PC   (0x00000020U)
 
#define SYSCFG_EXTICR3_EXTI10_PA   (0x00000000U)
 EXTI10 configuration

 
#define SYSCFG_EXTICR3_EXTI10_PB   (0x00000100U)
 
#define SYSCFG_EXTICR3_EXTI10_PC   (0x00000200U)
 
#define SYSCFG_EXTICR3_EXTI11_PA   (0x00000000U)
 EXTI11 configuration

 
#define SYSCFG_EXTICR3_EXTI11_PB   (0x00001000U)
 
#define SYSCFG_EXTICR3_EXTI11_PC   (0x00002000U)
 
#define SYSCFG_EXTICR4_EXTI12_Pos   (0U)
 
#define SYSCFG_EXTICR4_EXTI12_Msk   (0xFUL << SYSCFG_EXTICR4_EXTI12_Pos)
 
#define SYSCFG_EXTICR4_EXTI12   SYSCFG_EXTICR4_EXTI12_Msk
 
#define SYSCFG_EXTICR4_EXTI13_Pos   (4U)
 
#define SYSCFG_EXTICR4_EXTI13_Msk   (0xFUL << SYSCFG_EXTICR4_EXTI13_Pos)
 
#define SYSCFG_EXTICR4_EXTI13   SYSCFG_EXTICR4_EXTI13_Msk
 
#define SYSCFG_EXTICR4_EXTI14_Pos   (8U)
 
#define SYSCFG_EXTICR4_EXTI14_Msk   (0xFUL << SYSCFG_EXTICR4_EXTI14_Pos)
 
#define SYSCFG_EXTICR4_EXTI14   SYSCFG_EXTICR4_EXTI14_Msk
 
#define SYSCFG_EXTICR4_EXTI15_Pos   (12U)
 
#define SYSCFG_EXTICR4_EXTI15_Msk   (0xFUL << SYSCFG_EXTICR4_EXTI15_Pos)
 
#define SYSCFG_EXTICR4_EXTI15   SYSCFG_EXTICR4_EXTI15_Msk
 
#define SYSCFG_EXTICR4_EXTI12_PA   (0x00000000U)
 EXTI12 configuration

 
#define SYSCFG_EXTICR4_EXTI12_PB   (0x00000001U)
 
#define SYSCFG_EXTICR4_EXTI12_PC   (0x00000002U)
 
#define SYSCFG_EXTICR4_EXTI13_PA   (0x00000000U)
 EXTI13 configuration

 
#define SYSCFG_EXTICR4_EXTI13_PB   (0x00000010U)
 
#define SYSCFG_EXTICR4_EXTI13_PC   (0x00000020U)
 
#define SYSCFG_EXTICR4_EXTI14_PA   (0x00000000U)
 EXTI14 configuration

 
#define SYSCFG_EXTICR4_EXTI14_PB   (0x00000100U)
 
#define SYSCFG_EXTICR4_EXTI14_PC   (0x00000200U)
 
#define SYSCFG_EXTICR4_EXTI15_PA   (0x00000000U)
 EXTI15 configuration

 
#define SYSCFG_EXTICR4_EXTI15_PB   (0x00001000U)
 
#define SYSCFG_EXTICR4_EXTI15_PC   (0x00002000U)
 
#define SYSCFG_CFGR3_EN_VREFINT_Pos   (0U)
 
#define SYSCFG_CFGR3_EN_VREFINT_Msk   (0x1UL << SYSCFG_CFGR3_EN_VREFINT_Pos)
 
#define SYSCFG_CFGR3_EN_VREFINT   SYSCFG_CFGR3_EN_VREFINT_Msk
 
#define SYSCFG_CFGR3_VREF_OUT_Pos   (4U)
 
#define SYSCFG_CFGR3_VREF_OUT_Msk   (0x3UL << SYSCFG_CFGR3_VREF_OUT_Pos)
 
#define SYSCFG_CFGR3_VREF_OUT   SYSCFG_CFGR3_VREF_OUT_Msk
 
#define SYSCFG_CFGR3_VREF_OUT_0   (0x1UL << SYSCFG_CFGR3_VREF_OUT_Pos)
 
#define SYSCFG_CFGR3_VREF_OUT_1   (0x2UL << SYSCFG_CFGR3_VREF_OUT_Pos)
 
#define SYSCFG_CFGR3_ENBUF_VREFINT_ADC_Pos   (8U)
 
#define SYSCFG_CFGR3_ENBUF_VREFINT_ADC_Msk   (0x1UL << SYSCFG_CFGR3_ENBUF_VREFINT_ADC_Pos)
 
#define SYSCFG_CFGR3_ENBUF_VREFINT_ADC   SYSCFG_CFGR3_ENBUF_VREFINT_ADC_Msk
 
#define SYSCFG_CFGR3_ENBUF_SENSOR_ADC_Pos   (9U)
 
#define SYSCFG_CFGR3_ENBUF_SENSOR_ADC_Msk   (0x1UL << SYSCFG_CFGR3_ENBUF_SENSOR_ADC_Pos)
 
#define SYSCFG_CFGR3_ENBUF_SENSOR_ADC   SYSCFG_CFGR3_ENBUF_SENSOR_ADC_Msk
 
#define SYSCFG_CFGR3_ENBUFLP_VREFINT_COMP_Pos   (12U)
 
#define SYSCFG_CFGR3_ENBUFLP_VREFINT_COMP_Msk   (0x1UL << SYSCFG_CFGR3_ENBUFLP_VREFINT_COMP_Pos)
 
#define SYSCFG_CFGR3_ENBUFLP_VREFINT_COMP   SYSCFG_CFGR3_ENBUFLP_VREFINT_COMP_Msk
 
#define SYSCFG_CFGR3_ENREF_HSI48_Pos   (13U)
 
#define SYSCFG_CFGR3_ENREF_HSI48_Msk   (0x1UL << SYSCFG_CFGR3_ENREF_HSI48_Pos)
 
#define SYSCFG_CFGR3_ENREF_HSI48   SYSCFG_CFGR3_ENREF_HSI48_Msk
 
#define SYSCFG_CFGR3_VREFINT_RDYF_Pos   (30U)
 
#define SYSCFG_CFGR3_VREFINT_RDYF_Msk   (0x1UL << SYSCFG_CFGR3_VREFINT_RDYF_Pos)
 
#define SYSCFG_CFGR3_VREFINT_RDYF   SYSCFG_CFGR3_VREFINT_RDYF_Msk
 
#define SYSCFG_CFGR3_REF_LOCK_Pos   (31U)
 
#define SYSCFG_CFGR3_REF_LOCK_Msk   (0x1UL << SYSCFG_CFGR3_REF_LOCK_Pos)
 
#define SYSCFG_CFGR3_REF_LOCK   SYSCFG_CFGR3_REF_LOCK_Msk
 
#define SYSCFG_CFGR3_EN_BGAP   SYSCFG_CFGR3_EN_VREFINT
 
#define SYSCFG_CFGR3_ENBUF_BGAP_ADC   SYSCFG_CFGR3_ENBUF_VREFINT_ADC
 
#define SYSCFG_CFGR3_ENBUFLP_BGAP_COMP   SYSCFG_CFGR3_ENBUFLP_VREFINT_COMP
 
#define SYSCFG_CFGR3_ENREF_RC48MHz   SYSCFG_CFGR3_ENREF_HSI48
 
#define SYSCFG_CFGR3_REF_RC48MHz_RDYF   SYSCFG_CFGR3_VREFINT_RDYF
 
#define SYSCFG_CFGR3_REF_HSI48_RDYF   SYSCFG_CFGR3_VREFINT_RDYF
 
#define SYSCFG_VREFINT_ADC_RDYF   SYSCFG_CFGR3_VREFINT_RDYF
 
#define SYSCFG_CFGR3_SENSOR_ADC_RDYF   SYSCFG_CFGR3_VREFINT_RDYF
 
#define SYSCFG_CFGR3_VREFINT_ADC_RDYF   SYSCFG_CFGR3_VREFINT_RDYF
 
#define SYSCFG_CFGR3_VREFINT_COMP_RDYF   SYSCFG_CFGR3_VREFINT_RDYF
 
#define TIM_TIM2_REMAP_HSI48_SUPPORT
 
#define TIM_CR1_CEN_Pos   (0U)
 
#define TIM_CR1_CEN_Msk   (0x1UL << TIM_CR1_CEN_Pos)
 
#define TIM_CR1_CEN   TIM_CR1_CEN_Msk
 
#define TIM_CR1_UDIS_Pos   (1U)
 
#define TIM_CR1_UDIS_Msk   (0x1UL << TIM_CR1_UDIS_Pos)
 
#define TIM_CR1_UDIS   TIM_CR1_UDIS_Msk
 
#define TIM_CR1_URS_Pos   (2U)
 
#define TIM_CR1_URS_Msk   (0x1UL << TIM_CR1_URS_Pos)
 
#define TIM_CR1_URS   TIM_CR1_URS_Msk
 
#define TIM_CR1_OPM_Pos   (3U)
 
#define TIM_CR1_OPM_Msk   (0x1UL << TIM_CR1_OPM_Pos)
 
#define TIM_CR1_OPM   TIM_CR1_OPM_Msk
 
#define TIM_CR1_DIR_Pos   (4U)
 
#define TIM_CR1_DIR_Msk   (0x1UL << TIM_CR1_DIR_Pos)
 
#define TIM_CR1_DIR   TIM_CR1_DIR_Msk
 
#define TIM_CR1_CMS_Pos   (5U)
 
#define TIM_CR1_CMS_Msk   (0x3UL << TIM_CR1_CMS_Pos)
 
#define TIM_CR1_CMS   TIM_CR1_CMS_Msk
 
#define TIM_CR1_CMS_0   (0x1UL << TIM_CR1_CMS_Pos)
 
#define TIM_CR1_CMS_1   (0x2UL << TIM_CR1_CMS_Pos)
 
#define TIM_CR1_ARPE_Pos   (7U)
 
#define TIM_CR1_ARPE_Msk   (0x1UL << TIM_CR1_ARPE_Pos)
 
#define TIM_CR1_ARPE   TIM_CR1_ARPE_Msk
 
#define TIM_CR1_CKD_Pos   (8U)
 
#define TIM_CR1_CKD_Msk   (0x3UL << TIM_CR1_CKD_Pos)
 
#define TIM_CR1_CKD   TIM_CR1_CKD_Msk
 
#define TIM_CR1_CKD_0   (0x1UL << TIM_CR1_CKD_Pos)
 
#define TIM_CR1_CKD_1   (0x2UL << TIM_CR1_CKD_Pos)
 
#define TIM_CR2_CCDS_Pos   (3U)
 
#define TIM_CR2_CCDS_Msk   (0x1UL << TIM_CR2_CCDS_Pos)
 
#define TIM_CR2_CCDS   TIM_CR2_CCDS_Msk
 
#define TIM_CR2_MMS_Pos   (4U)
 
#define TIM_CR2_MMS_Msk   (0x7UL << TIM_CR2_MMS_Pos)
 
#define TIM_CR2_MMS   TIM_CR2_MMS_Msk
 
#define TIM_CR2_MMS_0   (0x1UL << TIM_CR2_MMS_Pos)
 
#define TIM_CR2_MMS_1   (0x2UL << TIM_CR2_MMS_Pos)
 
#define TIM_CR2_MMS_2   (0x4UL << TIM_CR2_MMS_Pos)
 
#define TIM_CR2_TI1S_Pos   (7U)
 
#define TIM_CR2_TI1S_Msk   (0x1UL << TIM_CR2_TI1S_Pos)
 
#define TIM_CR2_TI1S   TIM_CR2_TI1S_Msk
 
#define TIM_SMCR_SMS_Pos   (0U)
 
#define TIM_SMCR_SMS_Msk   (0x7UL << TIM_SMCR_SMS_Pos)
 
#define TIM_SMCR_SMS   TIM_SMCR_SMS_Msk
 
#define TIM_SMCR_SMS_0   (0x1UL << TIM_SMCR_SMS_Pos)
 
#define TIM_SMCR_SMS_1   (0x2UL << TIM_SMCR_SMS_Pos)
 
#define TIM_SMCR_SMS_2   (0x4UL << TIM_SMCR_SMS_Pos)
 
#define TIM_SMCR_TS_Pos   (4U)
 
#define TIM_SMCR_TS_Msk   (0x7UL << TIM_SMCR_TS_Pos)
 
#define TIM_SMCR_TS   TIM_SMCR_TS_Msk
 
#define TIM_SMCR_TS_0   (0x1UL << TIM_SMCR_TS_Pos)
 
#define TIM_SMCR_TS_1   (0x2UL << TIM_SMCR_TS_Pos)
 
#define TIM_SMCR_TS_2   (0x4UL << TIM_SMCR_TS_Pos)
 
#define TIM_SMCR_MSM_Pos   (7U)
 
#define TIM_SMCR_MSM_Msk   (0x1UL << TIM_SMCR_MSM_Pos)
 
#define TIM_SMCR_MSM   TIM_SMCR_MSM_Msk
 
#define TIM_SMCR_ETF_Pos   (8U)
 
#define TIM_SMCR_ETF_Msk   (0xFUL << TIM_SMCR_ETF_Pos)
 
#define TIM_SMCR_ETF   TIM_SMCR_ETF_Msk
 
#define TIM_SMCR_ETF_0   (0x1UL << TIM_SMCR_ETF_Pos)
 
#define TIM_SMCR_ETF_1   (0x2UL << TIM_SMCR_ETF_Pos)
 
#define TIM_SMCR_ETF_2   (0x4UL << TIM_SMCR_ETF_Pos)
 
#define TIM_SMCR_ETF_3   (0x8UL << TIM_SMCR_ETF_Pos)
 
#define TIM_SMCR_ETPS_Pos   (12U)
 
#define TIM_SMCR_ETPS_Msk   (0x3UL << TIM_SMCR_ETPS_Pos)
 
#define TIM_SMCR_ETPS   TIM_SMCR_ETPS_Msk
 
#define TIM_SMCR_ETPS_0   (0x1UL << TIM_SMCR_ETPS_Pos)
 
#define TIM_SMCR_ETPS_1   (0x2UL << TIM_SMCR_ETPS_Pos)
 
#define TIM_SMCR_ECE_Pos   (14U)
 
#define TIM_SMCR_ECE_Msk   (0x1UL << TIM_SMCR_ECE_Pos)
 
#define TIM_SMCR_ECE   TIM_SMCR_ECE_Msk
 
#define TIM_SMCR_ETP_Pos   (15U)
 
#define TIM_SMCR_ETP_Msk   (0x1UL << TIM_SMCR_ETP_Pos)
 
#define TIM_SMCR_ETP   TIM_SMCR_ETP_Msk
 
#define TIM_DIER_UIE_Pos   (0U)
 
#define TIM_DIER_UIE_Msk   (0x1UL << TIM_DIER_UIE_Pos)
 
#define TIM_DIER_UIE   TIM_DIER_UIE_Msk
 
#define TIM_DIER_CC1IE_Pos   (1U)
 
#define TIM_DIER_CC1IE_Msk   (0x1UL << TIM_DIER_CC1IE_Pos)
 
#define TIM_DIER_CC1IE   TIM_DIER_CC1IE_Msk
 
#define TIM_DIER_CC2IE_Pos   (2U)
 
#define TIM_DIER_CC2IE_Msk   (0x1UL << TIM_DIER_CC2IE_Pos)
 
#define TIM_DIER_CC2IE   TIM_DIER_CC2IE_Msk
 
#define TIM_DIER_CC3IE_Pos   (3U)
 
#define TIM_DIER_CC3IE_Msk   (0x1UL << TIM_DIER_CC3IE_Pos)
 
#define TIM_DIER_CC3IE   TIM_DIER_CC3IE_Msk
 
#define TIM_DIER_CC4IE_Pos   (4U)
 
#define TIM_DIER_CC4IE_Msk   (0x1UL << TIM_DIER_CC4IE_Pos)
 
#define TIM_DIER_CC4IE   TIM_DIER_CC4IE_Msk
 
#define TIM_DIER_TIE_Pos   (6U)
 
#define TIM_DIER_TIE_Msk   (0x1UL << TIM_DIER_TIE_Pos)
 
#define TIM_DIER_TIE   TIM_DIER_TIE_Msk
 
#define TIM_DIER_UDE_Pos   (8U)
 
#define TIM_DIER_UDE_Msk   (0x1UL << TIM_DIER_UDE_Pos)
 
#define TIM_DIER_UDE   TIM_DIER_UDE_Msk
 
#define TIM_DIER_CC1DE_Pos   (9U)
 
#define TIM_DIER_CC1DE_Msk   (0x1UL << TIM_DIER_CC1DE_Pos)
 
#define TIM_DIER_CC1DE   TIM_DIER_CC1DE_Msk
 
#define TIM_DIER_CC2DE_Pos   (10U)
 
#define TIM_DIER_CC2DE_Msk   (0x1UL << TIM_DIER_CC2DE_Pos)
 
#define TIM_DIER_CC2DE   TIM_DIER_CC2DE_Msk
 
#define TIM_DIER_CC3DE_Pos   (11U)
 
#define TIM_DIER_CC3DE_Msk   (0x1UL << TIM_DIER_CC3DE_Pos)
 
#define TIM_DIER_CC3DE   TIM_DIER_CC3DE_Msk
 
#define TIM_DIER_CC4DE_Pos   (12U)
 
#define TIM_DIER_CC4DE_Msk   (0x1UL << TIM_DIER_CC4DE_Pos)
 
#define TIM_DIER_CC4DE   TIM_DIER_CC4DE_Msk
 
#define TIM_DIER_TDE_Pos   (14U)
 
#define TIM_DIER_TDE_Msk   (0x1UL << TIM_DIER_TDE_Pos)
 
#define TIM_DIER_TDE   TIM_DIER_TDE_Msk
 
#define TIM_SR_UIF_Pos   (0U)
 
#define TIM_SR_UIF_Msk   (0x1UL << TIM_SR_UIF_Pos)
 
#define TIM_SR_UIF   TIM_SR_UIF_Msk
 
#define TIM_SR_CC1IF_Pos   (1U)
 
#define TIM_SR_CC1IF_Msk   (0x1UL << TIM_SR_CC1IF_Pos)
 
#define TIM_SR_CC1IF   TIM_SR_CC1IF_Msk
 
#define TIM_SR_CC2IF_Pos   (2U)
 
#define TIM_SR_CC2IF_Msk   (0x1UL << TIM_SR_CC2IF_Pos)
 
#define TIM_SR_CC2IF   TIM_SR_CC2IF_Msk
 
#define TIM_SR_CC3IF_Pos   (3U)
 
#define TIM_SR_CC3IF_Msk   (0x1UL << TIM_SR_CC3IF_Pos)
 
#define TIM_SR_CC3IF   TIM_SR_CC3IF_Msk
 
#define TIM_SR_CC4IF_Pos   (4U)
 
#define TIM_SR_CC4IF_Msk   (0x1UL << TIM_SR_CC4IF_Pos)
 
#define TIM_SR_CC4IF   TIM_SR_CC4IF_Msk
 
#define TIM_SR_TIF_Pos   (6U)
 
#define TIM_SR_TIF_Msk   (0x1UL << TIM_SR_TIF_Pos)
 
#define TIM_SR_TIF   TIM_SR_TIF_Msk
 
#define TIM_SR_CC1OF_Pos   (9U)
 
#define TIM_SR_CC1OF_Msk   (0x1UL << TIM_SR_CC1OF_Pos)
 
#define TIM_SR_CC1OF   TIM_SR_CC1OF_Msk
 
#define TIM_SR_CC2OF_Pos   (10U)
 
#define TIM_SR_CC2OF_Msk   (0x1UL << TIM_SR_CC2OF_Pos)
 
#define TIM_SR_CC2OF   TIM_SR_CC2OF_Msk
 
#define TIM_SR_CC3OF_Pos   (11U)
 
#define TIM_SR_CC3OF_Msk   (0x1UL << TIM_SR_CC3OF_Pos)
 
#define TIM_SR_CC3OF   TIM_SR_CC3OF_Msk
 
#define TIM_SR_CC4OF_Pos   (12U)
 
#define TIM_SR_CC4OF_Msk   (0x1UL << TIM_SR_CC4OF_Pos)
 
#define TIM_SR_CC4OF   TIM_SR_CC4OF_Msk
 
#define TIM_EGR_UG_Pos   (0U)
 
#define TIM_EGR_UG_Msk   (0x1UL << TIM_EGR_UG_Pos)
 
#define TIM_EGR_UG   TIM_EGR_UG_Msk
 
#define TIM_EGR_CC1G_Pos   (1U)
 
#define TIM_EGR_CC1G_Msk   (0x1UL << TIM_EGR_CC1G_Pos)
 
#define TIM_EGR_CC1G   TIM_EGR_CC1G_Msk
 
#define TIM_EGR_CC2G_Pos   (2U)
 
#define TIM_EGR_CC2G_Msk   (0x1UL << TIM_EGR_CC2G_Pos)
 
#define TIM_EGR_CC2G   TIM_EGR_CC2G_Msk
 
#define TIM_EGR_CC3G_Pos   (3U)
 
#define TIM_EGR_CC3G_Msk   (0x1UL << TIM_EGR_CC3G_Pos)
 
#define TIM_EGR_CC3G   TIM_EGR_CC3G_Msk
 
#define TIM_EGR_CC4G_Pos   (4U)
 
#define TIM_EGR_CC4G_Msk   (0x1UL << TIM_EGR_CC4G_Pos)
 
#define TIM_EGR_CC4G   TIM_EGR_CC4G_Msk
 
#define TIM_EGR_TG_Pos   (6U)
 
#define TIM_EGR_TG_Msk   (0x1UL << TIM_EGR_TG_Pos)
 
#define TIM_EGR_TG   TIM_EGR_TG_Msk
 
#define TIM_CCMR1_CC1S_Pos   (0U)
 
#define TIM_CCMR1_CC1S_Msk   (0x3UL << TIM_CCMR1_CC1S_Pos)
 
#define TIM_CCMR1_CC1S   TIM_CCMR1_CC1S_Msk
 
#define TIM_CCMR1_CC1S_0   (0x1UL << TIM_CCMR1_CC1S_Pos)
 
#define TIM_CCMR1_CC1S_1   (0x2UL << TIM_CCMR1_CC1S_Pos)
 
#define TIM_CCMR1_OC1FE_Pos   (2U)
 
#define TIM_CCMR1_OC1FE_Msk   (0x1UL << TIM_CCMR1_OC1FE_Pos)
 
#define TIM_CCMR1_OC1FE   TIM_CCMR1_OC1FE_Msk
 
#define TIM_CCMR1_OC1PE_Pos   (3U)
 
#define TIM_CCMR1_OC1PE_Msk   (0x1UL << TIM_CCMR1_OC1PE_Pos)
 
#define TIM_CCMR1_OC1PE   TIM_CCMR1_OC1PE_Msk
 
#define TIM_CCMR1_OC1M_Pos   (4U)
 
#define TIM_CCMR1_OC1M_Msk   (0x7UL << TIM_CCMR1_OC1M_Pos)
 
#define TIM_CCMR1_OC1M   TIM_CCMR1_OC1M_Msk
 
#define TIM_CCMR1_OC1M_0   (0x1UL << TIM_CCMR1_OC1M_Pos)
 
#define TIM_CCMR1_OC1M_1   (0x2UL << TIM_CCMR1_OC1M_Pos)
 
#define TIM_CCMR1_OC1M_2   (0x4UL << TIM_CCMR1_OC1M_Pos)
 
#define TIM_CCMR1_OC1CE_Pos   (7U)
 
#define TIM_CCMR1_OC1CE_Msk   (0x1UL << TIM_CCMR1_OC1CE_Pos)
 
#define TIM_CCMR1_OC1CE   TIM_CCMR1_OC1CE_Msk
 
#define TIM_CCMR1_CC2S_Pos   (8U)
 
#define TIM_CCMR1_CC2S_Msk   (0x3UL << TIM_CCMR1_CC2S_Pos)
 
#define TIM_CCMR1_CC2S   TIM_CCMR1_CC2S_Msk
 
#define TIM_CCMR1_CC2S_0   (0x1UL << TIM_CCMR1_CC2S_Pos)
 
#define TIM_CCMR1_CC2S_1   (0x2UL << TIM_CCMR1_CC2S_Pos)
 
#define TIM_CCMR1_OC2FE_Pos   (10U)
 
#define TIM_CCMR1_OC2FE_Msk   (0x1UL << TIM_CCMR1_OC2FE_Pos)
 
#define TIM_CCMR1_OC2FE   TIM_CCMR1_OC2FE_Msk
 
#define TIM_CCMR1_OC2PE_Pos   (11U)
 
#define TIM_CCMR1_OC2PE_Msk   (0x1UL << TIM_CCMR1_OC2PE_Pos)
 
#define TIM_CCMR1_OC2PE   TIM_CCMR1_OC2PE_Msk
 
#define TIM_CCMR1_OC2M_Pos   (12U)
 
#define TIM_CCMR1_OC2M_Msk   (0x7UL << TIM_CCMR1_OC2M_Pos)
 
#define TIM_CCMR1_OC2M   TIM_CCMR1_OC2M_Msk
 
#define TIM_CCMR1_OC2M_0   (0x1UL << TIM_CCMR1_OC2M_Pos)
 
#define TIM_CCMR1_OC2M_1   (0x2UL << TIM_CCMR1_OC2M_Pos)
 
#define TIM_CCMR1_OC2M_2   (0x4UL << TIM_CCMR1_OC2M_Pos)
 
#define TIM_CCMR1_OC2CE_Pos   (15U)
 
#define TIM_CCMR1_OC2CE_Msk   (0x1UL << TIM_CCMR1_OC2CE_Pos)
 
#define TIM_CCMR1_OC2CE   TIM_CCMR1_OC2CE_Msk
 
#define TIM_CCMR1_IC1PSC_Pos   (2U)
 
#define TIM_CCMR1_IC1PSC_Msk   (0x3UL << TIM_CCMR1_IC1PSC_Pos)
 
#define TIM_CCMR1_IC1PSC   TIM_CCMR1_IC1PSC_Msk
 
#define TIM_CCMR1_IC1PSC_0   (0x1UL << TIM_CCMR1_IC1PSC_Pos)
 
#define TIM_CCMR1_IC1PSC_1   (0x2UL << TIM_CCMR1_IC1PSC_Pos)
 
#define TIM_CCMR1_IC1F_Pos   (4U)
 
#define TIM_CCMR1_IC1F_Msk   (0xFUL << TIM_CCMR1_IC1F_Pos)
 
#define TIM_CCMR1_IC1F   TIM_CCMR1_IC1F_Msk
 
#define TIM_CCMR1_IC1F_0   (0x1UL << TIM_CCMR1_IC1F_Pos)
 
#define TIM_CCMR1_IC1F_1   (0x2UL << TIM_CCMR1_IC1F_Pos)
 
#define TIM_CCMR1_IC1F_2   (0x4UL << TIM_CCMR1_IC1F_Pos)
 
#define TIM_CCMR1_IC1F_3   (0x8UL << TIM_CCMR1_IC1F_Pos)
 
#define TIM_CCMR1_IC2PSC_Pos   (10U)
 
#define TIM_CCMR1_IC2PSC_Msk   (0x3UL << TIM_CCMR1_IC2PSC_Pos)
 
#define TIM_CCMR1_IC2PSC   TIM_CCMR1_IC2PSC_Msk
 
#define TIM_CCMR1_IC2PSC_0   (0x1UL << TIM_CCMR1_IC2PSC_Pos)
 
#define TIM_CCMR1_IC2PSC_1   (0x2UL << TIM_CCMR1_IC2PSC_Pos)
 
#define TIM_CCMR1_IC2F_Pos   (12U)
 
#define TIM_CCMR1_IC2F_Msk   (0xFUL << TIM_CCMR1_IC2F_Pos)
 
#define TIM_CCMR1_IC2F   TIM_CCMR1_IC2F_Msk
 
#define TIM_CCMR1_IC2F_0   (0x1UL << TIM_CCMR1_IC2F_Pos)
 
#define TIM_CCMR1_IC2F_1   (0x2UL << TIM_CCMR1_IC2F_Pos)
 
#define TIM_CCMR1_IC2F_2   (0x4UL << TIM_CCMR1_IC2F_Pos)
 
#define TIM_CCMR1_IC2F_3   (0x8UL << TIM_CCMR1_IC2F_Pos)
 
#define TIM_CCMR2_CC3S_Pos   (0U)
 
#define TIM_CCMR2_CC3S_Msk   (0x3UL << TIM_CCMR2_CC3S_Pos)
 
#define TIM_CCMR2_CC3S   TIM_CCMR2_CC3S_Msk
 
#define TIM_CCMR2_CC3S_0   (0x1UL << TIM_CCMR2_CC3S_Pos)
 
#define TIM_CCMR2_CC3S_1   (0x2UL << TIM_CCMR2_CC3S_Pos)
 
#define TIM_CCMR2_OC3FE_Pos   (2U)
 
#define TIM_CCMR2_OC3FE_Msk   (0x1UL << TIM_CCMR2_OC3FE_Pos)
 
#define TIM_CCMR2_OC3FE   TIM_CCMR2_OC3FE_Msk
 
#define TIM_CCMR2_OC3PE_Pos   (3U)
 
#define TIM_CCMR2_OC3PE_Msk   (0x1UL << TIM_CCMR2_OC3PE_Pos)
 
#define TIM_CCMR2_OC3PE   TIM_CCMR2_OC3PE_Msk
 
#define TIM_CCMR2_OC3M_Pos   (4U)
 
#define TIM_CCMR2_OC3M_Msk   (0x7UL << TIM_CCMR2_OC3M_Pos)
 
#define TIM_CCMR2_OC3M   TIM_CCMR2_OC3M_Msk
 
#define TIM_CCMR2_OC3M_0   (0x1UL << TIM_CCMR2_OC3M_Pos)
 
#define TIM_CCMR2_OC3M_1   (0x2UL << TIM_CCMR2_OC3M_Pos)
 
#define TIM_CCMR2_OC3M_2   (0x4UL << TIM_CCMR2_OC3M_Pos)
 
#define TIM_CCMR2_OC3CE_Pos   (7U)
 
#define TIM_CCMR2_OC3CE_Msk   (0x1UL << TIM_CCMR2_OC3CE_Pos)
 
#define TIM_CCMR2_OC3CE   TIM_CCMR2_OC3CE_Msk
 
#define TIM_CCMR2_CC4S_Pos   (8U)
 
#define TIM_CCMR2_CC4S_Msk   (0x3UL << TIM_CCMR2_CC4S_Pos)
 
#define TIM_CCMR2_CC4S   TIM_CCMR2_CC4S_Msk
 
#define TIM_CCMR2_CC4S_0   (0x1UL << TIM_CCMR2_CC4S_Pos)
 
#define TIM_CCMR2_CC4S_1   (0x2UL << TIM_CCMR2_CC4S_Pos)
 
#define TIM_CCMR2_OC4FE_Pos   (10U)
 
#define TIM_CCMR2_OC4FE_Msk   (0x1UL << TIM_CCMR2_OC4FE_Pos)
 
#define TIM_CCMR2_OC4FE   TIM_CCMR2_OC4FE_Msk
 
#define TIM_CCMR2_OC4PE_Pos   (11U)
 
#define TIM_CCMR2_OC4PE_Msk   (0x1UL << TIM_CCMR2_OC4PE_Pos)
 
#define TIM_CCMR2_OC4PE   TIM_CCMR2_OC4PE_Msk
 
#define TIM_CCMR2_OC4M_Pos   (12U)
 
#define TIM_CCMR2_OC4M_Msk   (0x7UL << TIM_CCMR2_OC4M_Pos)
 
#define TIM_CCMR2_OC4M   TIM_CCMR2_OC4M_Msk
 
#define TIM_CCMR2_OC4M_0   (0x1UL << TIM_CCMR2_OC4M_Pos)
 
#define TIM_CCMR2_OC4M_1   (0x2UL << TIM_CCMR2_OC4M_Pos)
 
#define TIM_CCMR2_OC4M_2   (0x4UL << TIM_CCMR2_OC4M_Pos)
 
#define TIM_CCMR2_OC4CE_Pos   (15U)
 
#define TIM_CCMR2_OC4CE_Msk   (0x1UL << TIM_CCMR2_OC4CE_Pos)
 
#define TIM_CCMR2_OC4CE   TIM_CCMR2_OC4CE_Msk
 
#define TIM_CCMR2_IC3PSC_Pos   (2U)
 
#define TIM_CCMR2_IC3PSC_Msk   (0x3UL << TIM_CCMR2_IC3PSC_Pos)
 
#define TIM_CCMR2_IC3PSC   TIM_CCMR2_IC3PSC_Msk
 
#define TIM_CCMR2_IC3PSC_0   (0x1UL << TIM_CCMR2_IC3PSC_Pos)
 
#define TIM_CCMR2_IC3PSC_1   (0x2UL << TIM_CCMR2_IC3PSC_Pos)
 
#define TIM_CCMR2_IC3F_Pos   (4U)
 
#define TIM_CCMR2_IC3F_Msk   (0xFUL << TIM_CCMR2_IC3F_Pos)
 
#define TIM_CCMR2_IC3F   TIM_CCMR2_IC3F_Msk
 
#define TIM_CCMR2_IC3F_0   (0x1UL << TIM_CCMR2_IC3F_Pos)
 
#define TIM_CCMR2_IC3F_1   (0x2UL << TIM_CCMR2_IC3F_Pos)
 
#define TIM_CCMR2_IC3F_2   (0x4UL << TIM_CCMR2_IC3F_Pos)
 
#define TIM_CCMR2_IC3F_3   (0x8UL << TIM_CCMR2_IC3F_Pos)
 
#define TIM_CCMR2_IC4PSC_Pos   (10U)
 
#define TIM_CCMR2_IC4PSC_Msk   (0x3UL << TIM_CCMR2_IC4PSC_Pos)
 
#define TIM_CCMR2_IC4PSC   TIM_CCMR2_IC4PSC_Msk
 
#define TIM_CCMR2_IC4PSC_0   (0x1UL << TIM_CCMR2_IC4PSC_Pos)
 
#define TIM_CCMR2_IC4PSC_1   (0x2UL << TIM_CCMR2_IC4PSC_Pos)
 
#define TIM_CCMR2_IC4F_Pos   (12U)
 
#define TIM_CCMR2_IC4F_Msk   (0xFUL << TIM_CCMR2_IC4F_Pos)
 
#define TIM_CCMR2_IC4F   TIM_CCMR2_IC4F_Msk
 
#define TIM_CCMR2_IC4F_0   (0x1UL << TIM_CCMR2_IC4F_Pos)
 
#define TIM_CCMR2_IC4F_1   (0x2UL << TIM_CCMR2_IC4F_Pos)
 
#define TIM_CCMR2_IC4F_2   (0x4UL << TIM_CCMR2_IC4F_Pos)
 
#define TIM_CCMR2_IC4F_3   (0x8UL << TIM_CCMR2_IC4F_Pos)
 
#define TIM_CCER_CC1E_Pos   (0U)
 
#define TIM_CCER_CC1E_Msk   (0x1UL << TIM_CCER_CC1E_Pos)
 
#define TIM_CCER_CC1E   TIM_CCER_CC1E_Msk
 
#define TIM_CCER_CC1P_Pos   (1U)
 
#define TIM_CCER_CC1P_Msk   (0x1UL << TIM_CCER_CC1P_Pos)
 
#define TIM_CCER_CC1P   TIM_CCER_CC1P_Msk
 
#define TIM_CCER_CC1NP_Pos   (3U)
 
#define TIM_CCER_CC1NP_Msk   (0x1UL << TIM_CCER_CC1NP_Pos)
 
#define TIM_CCER_CC1NP   TIM_CCER_CC1NP_Msk
 
#define TIM_CCER_CC2E_Pos   (4U)
 
#define TIM_CCER_CC2E_Msk   (0x1UL << TIM_CCER_CC2E_Pos)
 
#define TIM_CCER_CC2E   TIM_CCER_CC2E_Msk
 
#define TIM_CCER_CC2P_Pos   (5U)
 
#define TIM_CCER_CC2P_Msk   (0x1UL << TIM_CCER_CC2P_Pos)
 
#define TIM_CCER_CC2P   TIM_CCER_CC2P_Msk
 
#define TIM_CCER_CC2NP_Pos   (7U)
 
#define TIM_CCER_CC2NP_Msk   (0x1UL << TIM_CCER_CC2NP_Pos)
 
#define TIM_CCER_CC2NP   TIM_CCER_CC2NP_Msk
 
#define TIM_CCER_CC3E_Pos   (8U)
 
#define TIM_CCER_CC3E_Msk   (0x1UL << TIM_CCER_CC3E_Pos)
 
#define TIM_CCER_CC3E   TIM_CCER_CC3E_Msk
 
#define TIM_CCER_CC3P_Pos   (9U)
 
#define TIM_CCER_CC3P_Msk   (0x1UL << TIM_CCER_CC3P_Pos)
 
#define TIM_CCER_CC3P   TIM_CCER_CC3P_Msk
 
#define TIM_CCER_CC3NP_Pos   (11U)
 
#define TIM_CCER_CC3NP_Msk   (0x1UL << TIM_CCER_CC3NP_Pos)
 
#define TIM_CCER_CC3NP   TIM_CCER_CC3NP_Msk
 
#define TIM_CCER_CC4E_Pos   (12U)
 
#define TIM_CCER_CC4E_Msk   (0x1UL << TIM_CCER_CC4E_Pos)
 
#define TIM_CCER_CC4E   TIM_CCER_CC4E_Msk
 
#define TIM_CCER_CC4P_Pos   (13U)
 
#define TIM_CCER_CC4P_Msk   (0x1UL << TIM_CCER_CC4P_Pos)
 
#define TIM_CCER_CC4P   TIM_CCER_CC4P_Msk
 
#define TIM_CCER_CC4NP_Pos   (15U)
 
#define TIM_CCER_CC4NP_Msk   (0x1UL << TIM_CCER_CC4NP_Pos)
 
#define TIM_CCER_CC4NP   TIM_CCER_CC4NP_Msk
 
#define TIM_CNT_CNT_Pos   (0U)
 
#define TIM_CNT_CNT_Msk   (0xFFFFUL << TIM_CNT_CNT_Pos)
 
#define TIM_CNT_CNT   TIM_CNT_CNT_Msk
 
#define TIM_PSC_PSC_Pos   (0U)
 
#define TIM_PSC_PSC_Msk   (0xFFFFUL << TIM_PSC_PSC_Pos)
 
#define TIM_PSC_PSC   TIM_PSC_PSC_Msk
 
#define TIM_ARR_ARR_Pos   (0U)
 
#define TIM_ARR_ARR_Msk   (0xFFFFUL << TIM_ARR_ARR_Pos)
 
#define TIM_ARR_ARR   TIM_ARR_ARR_Msk
 
#define TIM_CCR1_CCR1_Pos   (0U)
 
#define TIM_CCR1_CCR1_Msk   (0xFFFFUL << TIM_CCR1_CCR1_Pos)
 
#define TIM_CCR1_CCR1   TIM_CCR1_CCR1_Msk
 
#define TIM_CCR2_CCR2_Pos   (0U)
 
#define TIM_CCR2_CCR2_Msk   (0xFFFFUL << TIM_CCR2_CCR2_Pos)
 
#define TIM_CCR2_CCR2   TIM_CCR2_CCR2_Msk
 
#define TIM_CCR3_CCR3_Pos   (0U)
 
#define TIM_CCR3_CCR3_Msk   (0xFFFFUL << TIM_CCR3_CCR3_Pos)
 
#define TIM_CCR3_CCR3   TIM_CCR3_CCR3_Msk
 
#define TIM_CCR4_CCR4_Pos   (0U)
 
#define TIM_CCR4_CCR4_Msk   (0xFFFFUL << TIM_CCR4_CCR4_Pos)
 
#define TIM_CCR4_CCR4   TIM_CCR4_CCR4_Msk
 
#define TIM_DCR_DBA_Pos   (0U)
 
#define TIM_DCR_DBA_Msk   (0x1FUL << TIM_DCR_DBA_Pos)
 
#define TIM_DCR_DBA   TIM_DCR_DBA_Msk
 
#define TIM_DCR_DBA_0   (0x01UL << TIM_DCR_DBA_Pos)
 
#define TIM_DCR_DBA_1   (0x02UL << TIM_DCR_DBA_Pos)
 
#define TIM_DCR_DBA_2   (0x04UL << TIM_DCR_DBA_Pos)
 
#define TIM_DCR_DBA_3   (0x08UL << TIM_DCR_DBA_Pos)
 
#define TIM_DCR_DBA_4   (0x10UL << TIM_DCR_DBA_Pos)
 
#define TIM_DCR_DBL_Pos   (8U)
 
#define TIM_DCR_DBL_Msk   (0x1FUL << TIM_DCR_DBL_Pos)
 
#define TIM_DCR_DBL   TIM_DCR_DBL_Msk
 
#define TIM_DCR_DBL_0   (0x01UL << TIM_DCR_DBL_Pos)
 
#define TIM_DCR_DBL_1   (0x02UL << TIM_DCR_DBL_Pos)
 
#define TIM_DCR_DBL_2   (0x04UL << TIM_DCR_DBL_Pos)
 
#define TIM_DCR_DBL_3   (0x08UL << TIM_DCR_DBL_Pos)
 
#define TIM_DCR_DBL_4   (0x10UL << TIM_DCR_DBL_Pos)
 
#define TIM_DMAR_DMAB_Pos   (0U)
 
#define TIM_DMAR_DMAB_Msk   (0xFFFFUL << TIM_DMAR_DMAB_Pos)
 
#define TIM_DMAR_DMAB   TIM_DMAR_DMAB_Msk
 
#define TIM2_OR_ETR_RMP_Pos   (0U)
 
#define TIM2_OR_ETR_RMP_Msk   (0x7UL << TIM2_OR_ETR_RMP_Pos)
 
#define TIM2_OR_ETR_RMP   TIM2_OR_ETR_RMP_Msk
 
#define TIM2_OR_ETR_RMP_0   (0x1UL << TIM2_OR_ETR_RMP_Pos)
 
#define TIM2_OR_ETR_RMP_1   (0x2UL << TIM2_OR_ETR_RMP_Pos)
 
#define TIM2_OR_ETR_RMP_2   (0x4UL << TIM2_OR_ETR_RMP_Pos)
 
#define TIM2_OR_TI4_RMP_Pos   (3U)
 
#define TIM2_OR_TI4_RMP_Msk   (0x3UL << TIM2_OR_TI4_RMP_Pos)
 
#define TIM2_OR_TI4_RMP   TIM2_OR_TI4_RMP_Msk
 
#define TIM2_OR_TI4_RMP_0   (0x1UL << TIM2_OR_TI4_RMP_Pos)
 
#define TIM2_OR_TI4_RMP_1   (0x2UL << TIM2_OR_TI4_RMP_Pos)
 
#define TIM21_OR_ETR_RMP_Pos   (0U)
 
#define TIM21_OR_ETR_RMP_Msk   (0x3UL << TIM21_OR_ETR_RMP_Pos)
 
#define TIM21_OR_ETR_RMP   TIM21_OR_ETR_RMP_Msk
 
#define TIM21_OR_ETR_RMP_0   (0x1UL << TIM21_OR_ETR_RMP_Pos)
 
#define TIM21_OR_ETR_RMP_1   (0x2UL << TIM21_OR_ETR_RMP_Pos)
 
#define TIM21_OR_TI1_RMP_Pos   (2U)
 
#define TIM21_OR_TI1_RMP_Msk   (0x7UL << TIM21_OR_TI1_RMP_Pos)
 
#define TIM21_OR_TI1_RMP   TIM21_OR_TI1_RMP_Msk
 
#define TIM21_OR_TI1_RMP_0   (0x1UL << TIM21_OR_TI1_RMP_Pos)
 
#define TIM21_OR_TI1_RMP_1   (0x2UL << TIM21_OR_TI1_RMP_Pos)
 
#define TIM21_OR_TI1_RMP_2   (0x4UL << TIM21_OR_TI1_RMP_Pos)
 
#define TIM21_OR_TI2_RMP_Pos   (5U)
 
#define TIM21_OR_TI2_RMP_Msk   (0x1UL << TIM21_OR_TI2_RMP_Pos)
 
#define TIM21_OR_TI2_RMP   TIM21_OR_TI2_RMP_Msk
 
#define TIM22_OR_ETR_RMP_Pos   (0U)
 
#define TIM22_OR_ETR_RMP_Msk   (0x3UL << TIM22_OR_ETR_RMP_Pos)
 
#define TIM22_OR_ETR_RMP   TIM22_OR_ETR_RMP_Msk
 
#define TIM22_OR_ETR_RMP_0   (0x1UL << TIM22_OR_ETR_RMP_Pos)
 
#define TIM22_OR_ETR_RMP_1   (0x2UL << TIM22_OR_ETR_RMP_Pos)
 
#define TIM22_OR_TI1_RMP_Pos   (2U)
 
#define TIM22_OR_TI1_RMP_Msk   (0x3UL << TIM22_OR_TI1_RMP_Pos)
 
#define TIM22_OR_TI1_RMP   TIM22_OR_TI1_RMP_Msk
 
#define TIM22_OR_TI1_RMP_0   (0x1UL << TIM22_OR_TI1_RMP_Pos)
 
#define TIM22_OR_TI1_RMP_1   (0x2UL << TIM22_OR_TI1_RMP_Pos)
 
#define TSC_CR_TSCE_Pos   (0U)
 
#define TSC_CR_TSCE_Msk   (0x1UL << TSC_CR_TSCE_Pos)
 
#define TSC_CR_TSCE   TSC_CR_TSCE_Msk
 
#define TSC_CR_START_Pos   (1U)
 
#define TSC_CR_START_Msk   (0x1UL << TSC_CR_START_Pos)
 
#define TSC_CR_START   TSC_CR_START_Msk
 
#define TSC_CR_AM_Pos   (2U)
 
#define TSC_CR_AM_Msk   (0x1UL << TSC_CR_AM_Pos)
 
#define TSC_CR_AM   TSC_CR_AM_Msk
 
#define TSC_CR_SYNCPOL_Pos   (3U)
 
#define TSC_CR_SYNCPOL_Msk   (0x1UL << TSC_CR_SYNCPOL_Pos)
 
#define TSC_CR_SYNCPOL   TSC_CR_SYNCPOL_Msk
 
#define TSC_CR_IODEF_Pos   (4U)
 
#define TSC_CR_IODEF_Msk   (0x1UL << TSC_CR_IODEF_Pos)
 
#define TSC_CR_IODEF   TSC_CR_IODEF_Msk
 
#define TSC_CR_MCV_Pos   (5U)
 
#define TSC_CR_MCV_Msk   (0x7UL << TSC_CR_MCV_Pos)
 
#define TSC_CR_MCV   TSC_CR_MCV_Msk
 
#define TSC_CR_MCV_0   (0x1UL << TSC_CR_MCV_Pos)
 
#define TSC_CR_MCV_1   (0x2UL << TSC_CR_MCV_Pos)
 
#define TSC_CR_MCV_2   (0x4UL << TSC_CR_MCV_Pos)
 
#define TSC_CR_PGPSC_Pos   (12U)
 
#define TSC_CR_PGPSC_Msk   (0x7UL << TSC_CR_PGPSC_Pos)
 
#define TSC_CR_PGPSC   TSC_CR_PGPSC_Msk
 
#define TSC_CR_PGPSC_0   (0x1UL << TSC_CR_PGPSC_Pos)
 
#define TSC_CR_PGPSC_1   (0x2UL << TSC_CR_PGPSC_Pos)
 
#define TSC_CR_PGPSC_2   (0x4UL << TSC_CR_PGPSC_Pos)
 
#define TSC_CR_SSPSC_Pos   (15U)
 
#define TSC_CR_SSPSC_Msk   (0x1UL << TSC_CR_SSPSC_Pos)
 
#define TSC_CR_SSPSC   TSC_CR_SSPSC_Msk
 
#define TSC_CR_SSE_Pos   (16U)
 
#define TSC_CR_SSE_Msk   (0x1UL << TSC_CR_SSE_Pos)
 
#define TSC_CR_SSE   TSC_CR_SSE_Msk
 
#define TSC_CR_SSD_Pos   (17U)
 
#define TSC_CR_SSD_Msk   (0x7FUL << TSC_CR_SSD_Pos)
 
#define TSC_CR_SSD   TSC_CR_SSD_Msk
 
#define TSC_CR_SSD_0   (0x01UL << TSC_CR_SSD_Pos)
 
#define TSC_CR_SSD_1   (0x02UL << TSC_CR_SSD_Pos)
 
#define TSC_CR_SSD_2   (0x04UL << TSC_CR_SSD_Pos)
 
#define TSC_CR_SSD_3   (0x08UL << TSC_CR_SSD_Pos)
 
#define TSC_CR_SSD_4   (0x10UL << TSC_CR_SSD_Pos)
 
#define TSC_CR_SSD_5   (0x20UL << TSC_CR_SSD_Pos)
 
#define TSC_CR_SSD_6   (0x40UL << TSC_CR_SSD_Pos)
 
#define TSC_CR_CTPL_Pos   (24U)
 
#define TSC_CR_CTPL_Msk   (0xFUL << TSC_CR_CTPL_Pos)
 
#define TSC_CR_CTPL   TSC_CR_CTPL_Msk
 
#define TSC_CR_CTPL_0   (0x1UL << TSC_CR_CTPL_Pos)
 
#define TSC_CR_CTPL_1   (0x2UL << TSC_CR_CTPL_Pos)
 
#define TSC_CR_CTPL_2   (0x4UL << TSC_CR_CTPL_Pos)
 
#define TSC_CR_CTPL_3   (0x8UL << TSC_CR_CTPL_Pos)
 
#define TSC_CR_CTPH_Pos   (28U)
 
#define TSC_CR_CTPH_Msk   (0xFUL << TSC_CR_CTPH_Pos)
 
#define TSC_CR_CTPH   TSC_CR_CTPH_Msk
 
#define TSC_CR_CTPH_0   (0x1UL << TSC_CR_CTPH_Pos)
 
#define TSC_CR_CTPH_1   (0x2UL << TSC_CR_CTPH_Pos)
 
#define TSC_CR_CTPH_2   (0x4UL << TSC_CR_CTPH_Pos)
 
#define TSC_CR_CTPH_3   (0x8UL << TSC_CR_CTPH_Pos)
 
#define TSC_IER_EOAIE_Pos   (0U)
 
#define TSC_IER_EOAIE_Msk   (0x1UL << TSC_IER_EOAIE_Pos)
 
#define TSC_IER_EOAIE   TSC_IER_EOAIE_Msk
 
#define TSC_IER_MCEIE_Pos   (1U)
 
#define TSC_IER_MCEIE_Msk   (0x1UL << TSC_IER_MCEIE_Pos)
 
#define TSC_IER_MCEIE   TSC_IER_MCEIE_Msk
 
#define TSC_ICR_EOAIC_Pos   (0U)
 
#define TSC_ICR_EOAIC_Msk   (0x1UL << TSC_ICR_EOAIC_Pos)
 
#define TSC_ICR_EOAIC   TSC_ICR_EOAIC_Msk
 
#define TSC_ICR_MCEIC_Pos   (1U)
 
#define TSC_ICR_MCEIC_Msk   (0x1UL << TSC_ICR_MCEIC_Pos)
 
#define TSC_ICR_MCEIC   TSC_ICR_MCEIC_Msk
 
#define TSC_ISR_EOAF_Pos   (0U)
 
#define TSC_ISR_EOAF_Msk   (0x1UL << TSC_ISR_EOAF_Pos)
 
#define TSC_ISR_EOAF   TSC_ISR_EOAF_Msk
 
#define TSC_ISR_MCEF_Pos   (1U)
 
#define TSC_ISR_MCEF_Msk   (0x1UL << TSC_ISR_MCEF_Pos)
 
#define TSC_ISR_MCEF   TSC_ISR_MCEF_Msk
 
#define TSC_IOHCR_G1_IO1_Pos   (0U)
 
#define TSC_IOHCR_G1_IO1_Msk   (0x1UL << TSC_IOHCR_G1_IO1_Pos)
 
#define TSC_IOHCR_G1_IO1   TSC_IOHCR_G1_IO1_Msk
 
#define TSC_IOHCR_G1_IO2_Pos   (1U)
 
#define TSC_IOHCR_G1_IO2_Msk   (0x1UL << TSC_IOHCR_G1_IO2_Pos)
 
#define TSC_IOHCR_G1_IO2   TSC_IOHCR_G1_IO2_Msk
 
#define TSC_IOHCR_G1_IO3_Pos   (2U)
 
#define TSC_IOHCR_G1_IO3_Msk   (0x1UL << TSC_IOHCR_G1_IO3_Pos)
 
#define TSC_IOHCR_G1_IO3   TSC_IOHCR_G1_IO3_Msk
 
#define TSC_IOHCR_G1_IO4_Pos   (3U)
 
#define TSC_IOHCR_G1_IO4_Msk   (0x1UL << TSC_IOHCR_G1_IO4_Pos)
 
#define TSC_IOHCR_G1_IO4   TSC_IOHCR_G1_IO4_Msk
 
#define TSC_IOHCR_G2_IO1_Pos   (4U)
 
#define TSC_IOHCR_G2_IO1_Msk   (0x1UL << TSC_IOHCR_G2_IO1_Pos)
 
#define TSC_IOHCR_G2_IO1   TSC_IOHCR_G2_IO1_Msk
 
#define TSC_IOHCR_G2_IO2_Pos   (5U)
 
#define TSC_IOHCR_G2_IO2_Msk   (0x1UL << TSC_IOHCR_G2_IO2_Pos)
 
#define TSC_IOHCR_G2_IO2   TSC_IOHCR_G2_IO2_Msk
 
#define TSC_IOHCR_G2_IO3_Pos   (6U)
 
#define TSC_IOHCR_G2_IO3_Msk   (0x1UL << TSC_IOHCR_G2_IO3_Pos)
 
#define TSC_IOHCR_G2_IO3   TSC_IOHCR_G2_IO3_Msk
 
#define TSC_IOHCR_G2_IO4_Pos   (7U)
 
#define TSC_IOHCR_G2_IO4_Msk   (0x1UL << TSC_IOHCR_G2_IO4_Pos)
 
#define TSC_IOHCR_G2_IO4   TSC_IOHCR_G2_IO4_Msk
 
#define TSC_IOHCR_G3_IO1_Pos   (8U)
 
#define TSC_IOHCR_G3_IO1_Msk   (0x1UL << TSC_IOHCR_G3_IO1_Pos)
 
#define TSC_IOHCR_G3_IO1   TSC_IOHCR_G3_IO1_Msk
 
#define TSC_IOHCR_G3_IO2_Pos   (9U)
 
#define TSC_IOHCR_G3_IO2_Msk   (0x1UL << TSC_IOHCR_G3_IO2_Pos)
 
#define TSC_IOHCR_G3_IO2   TSC_IOHCR_G3_IO2_Msk
 
#define TSC_IOHCR_G3_IO3_Pos   (10U)
 
#define TSC_IOHCR_G3_IO3_Msk   (0x1UL << TSC_IOHCR_G3_IO3_Pos)
 
#define TSC_IOHCR_G3_IO3   TSC_IOHCR_G3_IO3_Msk
 
#define TSC_IOHCR_G3_IO4_Pos   (11U)
 
#define TSC_IOHCR_G3_IO4_Msk   (0x1UL << TSC_IOHCR_G3_IO4_Pos)
 
#define TSC_IOHCR_G3_IO4   TSC_IOHCR_G3_IO4_Msk
 
#define TSC_IOHCR_G4_IO1_Pos   (12U)
 
#define TSC_IOHCR_G4_IO1_Msk   (0x1UL << TSC_IOHCR_G4_IO1_Pos)
 
#define TSC_IOHCR_G4_IO1   TSC_IOHCR_G4_IO1_Msk
 
#define TSC_IOHCR_G4_IO2_Pos   (13U)
 
#define TSC_IOHCR_G4_IO2_Msk   (0x1UL << TSC_IOHCR_G4_IO2_Pos)
 
#define TSC_IOHCR_G4_IO2   TSC_IOHCR_G4_IO2_Msk
 
#define TSC_IOHCR_G4_IO3_Pos   (14U)
 
#define TSC_IOHCR_G4_IO3_Msk   (0x1UL << TSC_IOHCR_G4_IO3_Pos)
 
#define TSC_IOHCR_G4_IO3   TSC_IOHCR_G4_IO3_Msk
 
#define TSC_IOHCR_G4_IO4_Pos   (15U)
 
#define TSC_IOHCR_G4_IO4_Msk   (0x1UL << TSC_IOHCR_G4_IO4_Pos)
 
#define TSC_IOHCR_G4_IO4   TSC_IOHCR_G4_IO4_Msk
 
#define TSC_IOHCR_G5_IO1_Pos   (16U)
 
#define TSC_IOHCR_G5_IO1_Msk   (0x1UL << TSC_IOHCR_G5_IO1_Pos)
 
#define TSC_IOHCR_G5_IO1   TSC_IOHCR_G5_IO1_Msk
 
#define TSC_IOHCR_G5_IO2_Pos   (17U)
 
#define TSC_IOHCR_G5_IO2_Msk   (0x1UL << TSC_IOHCR_G5_IO2_Pos)
 
#define TSC_IOHCR_G5_IO2   TSC_IOHCR_G5_IO2_Msk
 
#define TSC_IOHCR_G5_IO3_Pos   (18U)
 
#define TSC_IOHCR_G5_IO3_Msk   (0x1UL << TSC_IOHCR_G5_IO3_Pos)
 
#define TSC_IOHCR_G5_IO3   TSC_IOHCR_G5_IO3_Msk
 
#define TSC_IOHCR_G5_IO4_Pos   (19U)
 
#define TSC_IOHCR_G5_IO4_Msk   (0x1UL << TSC_IOHCR_G5_IO4_Pos)
 
#define TSC_IOHCR_G5_IO4   TSC_IOHCR_G5_IO4_Msk
 
#define TSC_IOHCR_G6_IO1_Pos   (20U)
 
#define TSC_IOHCR_G6_IO1_Msk   (0x1UL << TSC_IOHCR_G6_IO1_Pos)
 
#define TSC_IOHCR_G6_IO1   TSC_IOHCR_G6_IO1_Msk
 
#define TSC_IOHCR_G6_IO2_Pos   (21U)
 
#define TSC_IOHCR_G6_IO2_Msk   (0x1UL << TSC_IOHCR_G6_IO2_Pos)
 
#define TSC_IOHCR_G6_IO2   TSC_IOHCR_G6_IO2_Msk
 
#define TSC_IOHCR_G6_IO3_Pos   (22U)
 
#define TSC_IOHCR_G6_IO3_Msk   (0x1UL << TSC_IOHCR_G6_IO3_Pos)
 
#define TSC_IOHCR_G6_IO3   TSC_IOHCR_G6_IO3_Msk
 
#define TSC_IOHCR_G6_IO4_Pos   (23U)
 
#define TSC_IOHCR_G6_IO4_Msk   (0x1UL << TSC_IOHCR_G6_IO4_Pos)
 
#define TSC_IOHCR_G6_IO4   TSC_IOHCR_G6_IO4_Msk
 
#define TSC_IOHCR_G7_IO1_Pos   (24U)
 
#define TSC_IOHCR_G7_IO1_Msk   (0x1UL << TSC_IOHCR_G7_IO1_Pos)
 
#define TSC_IOHCR_G7_IO1   TSC_IOHCR_G7_IO1_Msk
 
#define TSC_IOHCR_G7_IO2_Pos   (25U)
 
#define TSC_IOHCR_G7_IO2_Msk   (0x1UL << TSC_IOHCR_G7_IO2_Pos)
 
#define TSC_IOHCR_G7_IO2   TSC_IOHCR_G7_IO2_Msk
 
#define TSC_IOHCR_G7_IO3_Pos   (26U)
 
#define TSC_IOHCR_G7_IO3_Msk   (0x1UL << TSC_IOHCR_G7_IO3_Pos)
 
#define TSC_IOHCR_G7_IO3   TSC_IOHCR_G7_IO3_Msk
 
#define TSC_IOHCR_G7_IO4_Pos   (27U)
 
#define TSC_IOHCR_G7_IO4_Msk   (0x1UL << TSC_IOHCR_G7_IO4_Pos)
 
#define TSC_IOHCR_G7_IO4   TSC_IOHCR_G7_IO4_Msk
 
#define TSC_IOHCR_G8_IO1_Pos   (28U)
 
#define TSC_IOHCR_G8_IO1_Msk   (0x1UL << TSC_IOHCR_G8_IO1_Pos)
 
#define TSC_IOHCR_G8_IO1   TSC_IOHCR_G8_IO1_Msk
 
#define TSC_IOHCR_G8_IO2_Pos   (29U)
 
#define TSC_IOHCR_G8_IO2_Msk   (0x1UL << TSC_IOHCR_G8_IO2_Pos)
 
#define TSC_IOHCR_G8_IO2   TSC_IOHCR_G8_IO2_Msk
 
#define TSC_IOHCR_G8_IO3_Pos   (30U)
 
#define TSC_IOHCR_G8_IO3_Msk   (0x1UL << TSC_IOHCR_G8_IO3_Pos)
 
#define TSC_IOHCR_G8_IO3   TSC_IOHCR_G8_IO3_Msk
 
#define TSC_IOHCR_G8_IO4_Pos   (31U)
 
#define TSC_IOHCR_G8_IO4_Msk   (0x1UL << TSC_IOHCR_G8_IO4_Pos)
 
#define TSC_IOHCR_G8_IO4   TSC_IOHCR_G8_IO4_Msk
 
#define TSC_IOASCR_G1_IO1_Pos   (0U)
 
#define TSC_IOASCR_G1_IO1_Msk   (0x1UL << TSC_IOASCR_G1_IO1_Pos)
 
#define TSC_IOASCR_G1_IO1   TSC_IOASCR_G1_IO1_Msk
 
#define TSC_IOASCR_G1_IO2_Pos   (1U)
 
#define TSC_IOASCR_G1_IO2_Msk   (0x1UL << TSC_IOASCR_G1_IO2_Pos)
 
#define TSC_IOASCR_G1_IO2   TSC_IOASCR_G1_IO2_Msk
 
#define TSC_IOASCR_G1_IO3_Pos   (2U)
 
#define TSC_IOASCR_G1_IO3_Msk   (0x1UL << TSC_IOASCR_G1_IO3_Pos)
 
#define TSC_IOASCR_G1_IO3   TSC_IOASCR_G1_IO3_Msk
 
#define TSC_IOASCR_G1_IO4_Pos   (3U)
 
#define TSC_IOASCR_G1_IO4_Msk   (0x1UL << TSC_IOASCR_G1_IO4_Pos)
 
#define TSC_IOASCR_G1_IO4   TSC_IOASCR_G1_IO4_Msk
 
#define TSC_IOASCR_G2_IO1_Pos   (4U)
 
#define TSC_IOASCR_G2_IO1_Msk   (0x1UL << TSC_IOASCR_G2_IO1_Pos)
 
#define TSC_IOASCR_G2_IO1   TSC_IOASCR_G2_IO1_Msk
 
#define TSC_IOASCR_G2_IO2_Pos   (5U)
 
#define TSC_IOASCR_G2_IO2_Msk   (0x1UL << TSC_IOASCR_G2_IO2_Pos)
 
#define TSC_IOASCR_G2_IO2   TSC_IOASCR_G2_IO2_Msk
 
#define TSC_IOASCR_G2_IO3_Pos   (6U)
 
#define TSC_IOASCR_G2_IO3_Msk   (0x1UL << TSC_IOASCR_G2_IO3_Pos)
 
#define TSC_IOASCR_G2_IO3   TSC_IOASCR_G2_IO3_Msk
 
#define TSC_IOASCR_G2_IO4_Pos   (7U)
 
#define TSC_IOASCR_G2_IO4_Msk   (0x1UL << TSC_IOASCR_G2_IO4_Pos)
 
#define TSC_IOASCR_G2_IO4   TSC_IOASCR_G2_IO4_Msk
 
#define TSC_IOASCR_G3_IO1_Pos   (8U)
 
#define TSC_IOASCR_G3_IO1_Msk   (0x1UL << TSC_IOASCR_G3_IO1_Pos)
 
#define TSC_IOASCR_G3_IO1   TSC_IOASCR_G3_IO1_Msk
 
#define TSC_IOASCR_G3_IO2_Pos   (9U)
 
#define TSC_IOASCR_G3_IO2_Msk   (0x1UL << TSC_IOASCR_G3_IO2_Pos)
 
#define TSC_IOASCR_G3_IO2   TSC_IOASCR_G3_IO2_Msk
 
#define TSC_IOASCR_G3_IO3_Pos   (10U)
 
#define TSC_IOASCR_G3_IO3_Msk   (0x1UL << TSC_IOASCR_G3_IO3_Pos)
 
#define TSC_IOASCR_G3_IO3   TSC_IOASCR_G3_IO3_Msk
 
#define TSC_IOASCR_G3_IO4_Pos   (11U)
 
#define TSC_IOASCR_G3_IO4_Msk   (0x1UL << TSC_IOASCR_G3_IO4_Pos)
 
#define TSC_IOASCR_G3_IO4   TSC_IOASCR_G3_IO4_Msk
 
#define TSC_IOASCR_G4_IO1_Pos   (12U)
 
#define TSC_IOASCR_G4_IO1_Msk   (0x1UL << TSC_IOASCR_G4_IO1_Pos)
 
#define TSC_IOASCR_G4_IO1   TSC_IOASCR_G4_IO1_Msk
 
#define TSC_IOASCR_G4_IO2_Pos   (13U)
 
#define TSC_IOASCR_G4_IO2_Msk   (0x1UL << TSC_IOASCR_G4_IO2_Pos)
 
#define TSC_IOASCR_G4_IO2   TSC_IOASCR_G4_IO2_Msk
 
#define TSC_IOASCR_G4_IO3_Pos   (14U)
 
#define TSC_IOASCR_G4_IO3_Msk   (0x1UL << TSC_IOASCR_G4_IO3_Pos)
 
#define TSC_IOASCR_G4_IO3   TSC_IOASCR_G4_IO3_Msk
 
#define TSC_IOASCR_G4_IO4_Pos   (15U)
 
#define TSC_IOASCR_G4_IO4_Msk   (0x1UL << TSC_IOASCR_G4_IO4_Pos)
 
#define TSC_IOASCR_G4_IO4   TSC_IOASCR_G4_IO4_Msk
 
#define TSC_IOASCR_G5_IO1_Pos   (16U)
 
#define TSC_IOASCR_G5_IO1_Msk   (0x1UL << TSC_IOASCR_G5_IO1_Pos)
 
#define TSC_IOASCR_G5_IO1   TSC_IOASCR_G5_IO1_Msk
 
#define TSC_IOASCR_G5_IO2_Pos   (17U)
 
#define TSC_IOASCR_G5_IO2_Msk   (0x1UL << TSC_IOASCR_G5_IO2_Pos)
 
#define TSC_IOASCR_G5_IO2   TSC_IOASCR_G5_IO2_Msk
 
#define TSC_IOASCR_G5_IO3_Pos   (18U)
 
#define TSC_IOASCR_G5_IO3_Msk   (0x1UL << TSC_IOASCR_G5_IO3_Pos)
 
#define TSC_IOASCR_G5_IO3   TSC_IOASCR_G5_IO3_Msk
 
#define TSC_IOASCR_G5_IO4_Pos   (19U)
 
#define TSC_IOASCR_G5_IO4_Msk   (0x1UL << TSC_IOASCR_G5_IO4_Pos)
 
#define TSC_IOASCR_G5_IO4   TSC_IOASCR_G5_IO4_Msk
 
#define TSC_IOASCR_G6_IO1_Pos   (20U)
 
#define TSC_IOASCR_G6_IO1_Msk   (0x1UL << TSC_IOASCR_G6_IO1_Pos)
 
#define TSC_IOASCR_G6_IO1   TSC_IOASCR_G6_IO1_Msk
 
#define TSC_IOASCR_G6_IO2_Pos   (21U)
 
#define TSC_IOASCR_G6_IO2_Msk   (0x1UL << TSC_IOASCR_G6_IO2_Pos)
 
#define TSC_IOASCR_G6_IO2   TSC_IOASCR_G6_IO2_Msk
 
#define TSC_IOASCR_G6_IO3_Pos   (22U)
 
#define TSC_IOASCR_G6_IO3_Msk   (0x1UL << TSC_IOASCR_G6_IO3_Pos)
 
#define TSC_IOASCR_G6_IO3   TSC_IOASCR_G6_IO3_Msk
 
#define TSC_IOASCR_G6_IO4_Pos   (23U)
 
#define TSC_IOASCR_G6_IO4_Msk   (0x1UL << TSC_IOASCR_G6_IO4_Pos)
 
#define TSC_IOASCR_G6_IO4   TSC_IOASCR_G6_IO4_Msk
 
#define TSC_IOASCR_G7_IO1_Pos   (24U)
 
#define TSC_IOASCR_G7_IO1_Msk   (0x1UL << TSC_IOASCR_G7_IO1_Pos)
 
#define TSC_IOASCR_G7_IO1   TSC_IOASCR_G7_IO1_Msk
 
#define TSC_IOASCR_G7_IO2_Pos   (25U)
 
#define TSC_IOASCR_G7_IO2_Msk   (0x1UL << TSC_IOASCR_G7_IO2_Pos)
 
#define TSC_IOASCR_G7_IO2   TSC_IOASCR_G7_IO2_Msk
 
#define TSC_IOASCR_G7_IO3_Pos   (26U)
 
#define TSC_IOASCR_G7_IO3_Msk   (0x1UL << TSC_IOASCR_G7_IO3_Pos)
 
#define TSC_IOASCR_G7_IO3   TSC_IOASCR_G7_IO3_Msk
 
#define TSC_IOASCR_G7_IO4_Pos   (27U)
 
#define TSC_IOASCR_G7_IO4_Msk   (0x1UL << TSC_IOASCR_G7_IO4_Pos)
 
#define TSC_IOASCR_G7_IO4   TSC_IOASCR_G7_IO4_Msk
 
#define TSC_IOASCR_G8_IO1_Pos   (28U)
 
#define TSC_IOASCR_G8_IO1_Msk   (0x1UL << TSC_IOASCR_G8_IO1_Pos)
 
#define TSC_IOASCR_G8_IO1   TSC_IOASCR_G8_IO1_Msk
 
#define TSC_IOASCR_G8_IO2_Pos   (29U)
 
#define TSC_IOASCR_G8_IO2_Msk   (0x1UL << TSC_IOASCR_G8_IO2_Pos)
 
#define TSC_IOASCR_G8_IO2   TSC_IOASCR_G8_IO2_Msk
 
#define TSC_IOASCR_G8_IO3_Pos   (30U)
 
#define TSC_IOASCR_G8_IO3_Msk   (0x1UL << TSC_IOASCR_G8_IO3_Pos)
 
#define TSC_IOASCR_G8_IO3   TSC_IOASCR_G8_IO3_Msk
 
#define TSC_IOASCR_G8_IO4_Pos   (31U)
 
#define TSC_IOASCR_G8_IO4_Msk   (0x1UL << TSC_IOASCR_G8_IO4_Pos)
 
#define TSC_IOASCR_G8_IO4   TSC_IOASCR_G8_IO4_Msk
 
#define TSC_IOSCR_G1_IO1_Pos   (0U)
 
#define TSC_IOSCR_G1_IO1_Msk   (0x1UL << TSC_IOSCR_G1_IO1_Pos)
 
#define TSC_IOSCR_G1_IO1   TSC_IOSCR_G1_IO1_Msk
 
#define TSC_IOSCR_G1_IO2_Pos   (1U)
 
#define TSC_IOSCR_G1_IO2_Msk   (0x1UL << TSC_IOSCR_G1_IO2_Pos)
 
#define TSC_IOSCR_G1_IO2   TSC_IOSCR_G1_IO2_Msk
 
#define TSC_IOSCR_G1_IO3_Pos   (2U)
 
#define TSC_IOSCR_G1_IO3_Msk   (0x1UL << TSC_IOSCR_G1_IO3_Pos)
 
#define TSC_IOSCR_G1_IO3   TSC_IOSCR_G1_IO3_Msk
 
#define TSC_IOSCR_G1_IO4_Pos   (3U)
 
#define TSC_IOSCR_G1_IO4_Msk   (0x1UL << TSC_IOSCR_G1_IO4_Pos)
 
#define TSC_IOSCR_G1_IO4   TSC_IOSCR_G1_IO4_Msk
 
#define TSC_IOSCR_G2_IO1_Pos   (4U)
 
#define TSC_IOSCR_G2_IO1_Msk   (0x1UL << TSC_IOSCR_G2_IO1_Pos)
 
#define TSC_IOSCR_G2_IO1   TSC_IOSCR_G2_IO1_Msk
 
#define TSC_IOSCR_G2_IO2_Pos   (5U)
 
#define TSC_IOSCR_G2_IO2_Msk   (0x1UL << TSC_IOSCR_G2_IO2_Pos)
 
#define TSC_IOSCR_G2_IO2   TSC_IOSCR_G2_IO2_Msk
 
#define TSC_IOSCR_G2_IO3_Pos   (6U)
 
#define TSC_IOSCR_G2_IO3_Msk   (0x1UL << TSC_IOSCR_G2_IO3_Pos)
 
#define TSC_IOSCR_G2_IO3   TSC_IOSCR_G2_IO3_Msk
 
#define TSC_IOSCR_G2_IO4_Pos   (7U)
 
#define TSC_IOSCR_G2_IO4_Msk   (0x1UL << TSC_IOSCR_G2_IO4_Pos)
 
#define TSC_IOSCR_G2_IO4   TSC_IOSCR_G2_IO4_Msk
 
#define TSC_IOSCR_G3_IO1_Pos   (8U)
 
#define TSC_IOSCR_G3_IO1_Msk   (0x1UL << TSC_IOSCR_G3_IO1_Pos)
 
#define TSC_IOSCR_G3_IO1   TSC_IOSCR_G3_IO1_Msk
 
#define TSC_IOSCR_G3_IO2_Pos   (9U)
 
#define TSC_IOSCR_G3_IO2_Msk   (0x1UL << TSC_IOSCR_G3_IO2_Pos)
 
#define TSC_IOSCR_G3_IO2   TSC_IOSCR_G3_IO2_Msk
 
#define TSC_IOSCR_G3_IO3_Pos   (10U)
 
#define TSC_IOSCR_G3_IO3_Msk   (0x1UL << TSC_IOSCR_G3_IO3_Pos)
 
#define TSC_IOSCR_G3_IO3   TSC_IOSCR_G3_IO3_Msk
 
#define TSC_IOSCR_G3_IO4_Pos   (11U)
 
#define TSC_IOSCR_G3_IO4_Msk   (0x1UL << TSC_IOSCR_G3_IO4_Pos)
 
#define TSC_IOSCR_G3_IO4   TSC_IOSCR_G3_IO4_Msk
 
#define TSC_IOSCR_G4_IO1_Pos   (12U)
 
#define TSC_IOSCR_G4_IO1_Msk   (0x1UL << TSC_IOSCR_G4_IO1_Pos)
 
#define TSC_IOSCR_G4_IO1   TSC_IOSCR_G4_IO1_Msk
 
#define TSC_IOSCR_G4_IO2_Pos   (13U)
 
#define TSC_IOSCR_G4_IO2_Msk   (0x1UL << TSC_IOSCR_G4_IO2_Pos)
 
#define TSC_IOSCR_G4_IO2   TSC_IOSCR_G4_IO2_Msk
 
#define TSC_IOSCR_G4_IO3_Pos   (14U)
 
#define TSC_IOSCR_G4_IO3_Msk   (0x1UL << TSC_IOSCR_G4_IO3_Pos)
 
#define TSC_IOSCR_G4_IO3   TSC_IOSCR_G4_IO3_Msk
 
#define TSC_IOSCR_G4_IO4_Pos   (15U)
 
#define TSC_IOSCR_G4_IO4_Msk   (0x1UL << TSC_IOSCR_G4_IO4_Pos)
 
#define TSC_IOSCR_G4_IO4   TSC_IOSCR_G4_IO4_Msk
 
#define TSC_IOSCR_G5_IO1_Pos   (16U)
 
#define TSC_IOSCR_G5_IO1_Msk   (0x1UL << TSC_IOSCR_G5_IO1_Pos)
 
#define TSC_IOSCR_G5_IO1   TSC_IOSCR_G5_IO1_Msk
 
#define TSC_IOSCR_G5_IO2_Pos   (17U)
 
#define TSC_IOSCR_G5_IO2_Msk   (0x1UL << TSC_IOSCR_G5_IO2_Pos)
 
#define TSC_IOSCR_G5_IO2   TSC_IOSCR_G5_IO2_Msk
 
#define TSC_IOSCR_G5_IO3_Pos   (18U)
 
#define TSC_IOSCR_G5_IO3_Msk   (0x1UL << TSC_IOSCR_G5_IO3_Pos)
 
#define TSC_IOSCR_G5_IO3   TSC_IOSCR_G5_IO3_Msk
 
#define TSC_IOSCR_G5_IO4_Pos   (19U)
 
#define TSC_IOSCR_G5_IO4_Msk   (0x1UL << TSC_IOSCR_G5_IO4_Pos)
 
#define TSC_IOSCR_G5_IO4   TSC_IOSCR_G5_IO4_Msk
 
#define TSC_IOSCR_G6_IO1_Pos   (20U)
 
#define TSC_IOSCR_G6_IO1_Msk   (0x1UL << TSC_IOSCR_G6_IO1_Pos)
 
#define TSC_IOSCR_G6_IO1   TSC_IOSCR_G6_IO1_Msk
 
#define TSC_IOSCR_G6_IO2_Pos   (21U)
 
#define TSC_IOSCR_G6_IO2_Msk   (0x1UL << TSC_IOSCR_G6_IO2_Pos)
 
#define TSC_IOSCR_G6_IO2   TSC_IOSCR_G6_IO2_Msk
 
#define TSC_IOSCR_G6_IO3_Pos   (22U)
 
#define TSC_IOSCR_G6_IO3_Msk   (0x1UL << TSC_IOSCR_G6_IO3_Pos)
 
#define TSC_IOSCR_G6_IO3   TSC_IOSCR_G6_IO3_Msk
 
#define TSC_IOSCR_G6_IO4_Pos   (23U)
 
#define TSC_IOSCR_G6_IO4_Msk   (0x1UL << TSC_IOSCR_G6_IO4_Pos)
 
#define TSC_IOSCR_G6_IO4   TSC_IOSCR_G6_IO4_Msk
 
#define TSC_IOSCR_G7_IO1_Pos   (24U)
 
#define TSC_IOSCR_G7_IO1_Msk   (0x1UL << TSC_IOSCR_G7_IO1_Pos)
 
#define TSC_IOSCR_G7_IO1   TSC_IOSCR_G7_IO1_Msk
 
#define TSC_IOSCR_G7_IO2_Pos   (25U)
 
#define TSC_IOSCR_G7_IO2_Msk   (0x1UL << TSC_IOSCR_G7_IO2_Pos)
 
#define TSC_IOSCR_G7_IO2   TSC_IOSCR_G7_IO2_Msk
 
#define TSC_IOSCR_G7_IO3_Pos   (26U)
 
#define TSC_IOSCR_G7_IO3_Msk   (0x1UL << TSC_IOSCR_G7_IO3_Pos)
 
#define TSC_IOSCR_G7_IO3   TSC_IOSCR_G7_IO3_Msk
 
#define TSC_IOSCR_G7_IO4_Pos   (27U)
 
#define TSC_IOSCR_G7_IO4_Msk   (0x1UL << TSC_IOSCR_G7_IO4_Pos)
 
#define TSC_IOSCR_G7_IO4   TSC_IOSCR_G7_IO4_Msk
 
#define TSC_IOSCR_G8_IO1_Pos   (28U)
 
#define TSC_IOSCR_G8_IO1_Msk   (0x1UL << TSC_IOSCR_G8_IO1_Pos)
 
#define TSC_IOSCR_G8_IO1   TSC_IOSCR_G8_IO1_Msk
 
#define TSC_IOSCR_G8_IO2_Pos   (29U)
 
#define TSC_IOSCR_G8_IO2_Msk   (0x1UL << TSC_IOSCR_G8_IO2_Pos)
 
#define TSC_IOSCR_G8_IO2   TSC_IOSCR_G8_IO2_Msk
 
#define TSC_IOSCR_G8_IO3_Pos   (30U)
 
#define TSC_IOSCR_G8_IO3_Msk   (0x1UL << TSC_IOSCR_G8_IO3_Pos)
 
#define TSC_IOSCR_G8_IO3   TSC_IOSCR_G8_IO3_Msk
 
#define TSC_IOSCR_G8_IO4_Pos   (31U)
 
#define TSC_IOSCR_G8_IO4_Msk   (0x1UL << TSC_IOSCR_G8_IO4_Pos)
 
#define TSC_IOSCR_G8_IO4   TSC_IOSCR_G8_IO4_Msk
 
#define TSC_IOCCR_G1_IO1_Pos   (0U)
 
#define TSC_IOCCR_G1_IO1_Msk   (0x1UL << TSC_IOCCR_G1_IO1_Pos)
 
#define TSC_IOCCR_G1_IO1   TSC_IOCCR_G1_IO1_Msk
 
#define TSC_IOCCR_G1_IO2_Pos   (1U)
 
#define TSC_IOCCR_G1_IO2_Msk   (0x1UL << TSC_IOCCR_G1_IO2_Pos)
 
#define TSC_IOCCR_G1_IO2   TSC_IOCCR_G1_IO2_Msk
 
#define TSC_IOCCR_G1_IO3_Pos   (2U)
 
#define TSC_IOCCR_G1_IO3_Msk   (0x1UL << TSC_IOCCR_G1_IO3_Pos)
 
#define TSC_IOCCR_G1_IO3   TSC_IOCCR_G1_IO3_Msk
 
#define TSC_IOCCR_G1_IO4_Pos   (3U)
 
#define TSC_IOCCR_G1_IO4_Msk   (0x1UL << TSC_IOCCR_G1_IO4_Pos)
 
#define TSC_IOCCR_G1_IO4   TSC_IOCCR_G1_IO4_Msk
 
#define TSC_IOCCR_G2_IO1_Pos   (4U)
 
#define TSC_IOCCR_G2_IO1_Msk   (0x1UL << TSC_IOCCR_G2_IO1_Pos)
 
#define TSC_IOCCR_G2_IO1   TSC_IOCCR_G2_IO1_Msk
 
#define TSC_IOCCR_G2_IO2_Pos   (5U)
 
#define TSC_IOCCR_G2_IO2_Msk   (0x1UL << TSC_IOCCR_G2_IO2_Pos)
 
#define TSC_IOCCR_G2_IO2   TSC_IOCCR_G2_IO2_Msk
 
#define TSC_IOCCR_G2_IO3_Pos   (6U)
 
#define TSC_IOCCR_G2_IO3_Msk   (0x1UL << TSC_IOCCR_G2_IO3_Pos)
 
#define TSC_IOCCR_G2_IO3   TSC_IOCCR_G2_IO3_Msk
 
#define TSC_IOCCR_G2_IO4_Pos   (7U)
 
#define TSC_IOCCR_G2_IO4_Msk   (0x1UL << TSC_IOCCR_G2_IO4_Pos)
 
#define TSC_IOCCR_G2_IO4   TSC_IOCCR_G2_IO4_Msk
 
#define TSC_IOCCR_G3_IO1_Pos   (8U)
 
#define TSC_IOCCR_G3_IO1_Msk   (0x1UL << TSC_IOCCR_G3_IO1_Pos)
 
#define TSC_IOCCR_G3_IO1   TSC_IOCCR_G3_IO1_Msk
 
#define TSC_IOCCR_G3_IO2_Pos   (9U)
 
#define TSC_IOCCR_G3_IO2_Msk   (0x1UL << TSC_IOCCR_G3_IO2_Pos)
 
#define TSC_IOCCR_G3_IO2   TSC_IOCCR_G3_IO2_Msk
 
#define TSC_IOCCR_G3_IO3_Pos   (10U)
 
#define TSC_IOCCR_G3_IO3_Msk   (0x1UL << TSC_IOCCR_G3_IO3_Pos)
 
#define TSC_IOCCR_G3_IO3   TSC_IOCCR_G3_IO3_Msk
 
#define TSC_IOCCR_G3_IO4_Pos   (11U)
 
#define TSC_IOCCR_G3_IO4_Msk   (0x1UL << TSC_IOCCR_G3_IO4_Pos)
 
#define TSC_IOCCR_G3_IO4   TSC_IOCCR_G3_IO4_Msk
 
#define TSC_IOCCR_G4_IO1_Pos   (12U)
 
#define TSC_IOCCR_G4_IO1_Msk   (0x1UL << TSC_IOCCR_G4_IO1_Pos)
 
#define TSC_IOCCR_G4_IO1   TSC_IOCCR_G4_IO1_Msk
 
#define TSC_IOCCR_G4_IO2_Pos   (13U)
 
#define TSC_IOCCR_G4_IO2_Msk   (0x1UL << TSC_IOCCR_G4_IO2_Pos)
 
#define TSC_IOCCR_G4_IO2   TSC_IOCCR_G4_IO2_Msk
 
#define TSC_IOCCR_G4_IO3_Pos   (14U)
 
#define TSC_IOCCR_G4_IO3_Msk   (0x1UL << TSC_IOCCR_G4_IO3_Pos)
 
#define TSC_IOCCR_G4_IO3   TSC_IOCCR_G4_IO3_Msk
 
#define TSC_IOCCR_G4_IO4_Pos   (15U)
 
#define TSC_IOCCR_G4_IO4_Msk   (0x1UL << TSC_IOCCR_G4_IO4_Pos)
 
#define TSC_IOCCR_G4_IO4   TSC_IOCCR_G4_IO4_Msk
 
#define TSC_IOCCR_G5_IO1_Pos   (16U)
 
#define TSC_IOCCR_G5_IO1_Msk   (0x1UL << TSC_IOCCR_G5_IO1_Pos)
 
#define TSC_IOCCR_G5_IO1   TSC_IOCCR_G5_IO1_Msk
 
#define TSC_IOCCR_G5_IO2_Pos   (17U)
 
#define TSC_IOCCR_G5_IO2_Msk   (0x1UL << TSC_IOCCR_G5_IO2_Pos)
 
#define TSC_IOCCR_G5_IO2   TSC_IOCCR_G5_IO2_Msk
 
#define TSC_IOCCR_G5_IO3_Pos   (18U)
 
#define TSC_IOCCR_G5_IO3_Msk   (0x1UL << TSC_IOCCR_G5_IO3_Pos)
 
#define TSC_IOCCR_G5_IO3   TSC_IOCCR_G5_IO3_Msk
 
#define TSC_IOCCR_G5_IO4_Pos   (19U)
 
#define TSC_IOCCR_G5_IO4_Msk   (0x1UL << TSC_IOCCR_G5_IO4_Pos)
 
#define TSC_IOCCR_G5_IO4   TSC_IOCCR_G5_IO4_Msk
 
#define TSC_IOCCR_G6_IO1_Pos   (20U)
 
#define TSC_IOCCR_G6_IO1_Msk   (0x1UL << TSC_IOCCR_G6_IO1_Pos)
 
#define TSC_IOCCR_G6_IO1   TSC_IOCCR_G6_IO1_Msk
 
#define TSC_IOCCR_G6_IO2_Pos   (21U)
 
#define TSC_IOCCR_G6_IO2_Msk   (0x1UL << TSC_IOCCR_G6_IO2_Pos)
 
#define TSC_IOCCR_G6_IO2   TSC_IOCCR_G6_IO2_Msk
 
#define TSC_IOCCR_G6_IO3_Pos   (22U)
 
#define TSC_IOCCR_G6_IO3_Msk   (0x1UL << TSC_IOCCR_G6_IO3_Pos)
 
#define TSC_IOCCR_G6_IO3   TSC_IOCCR_G6_IO3_Msk
 
#define TSC_IOCCR_G6_IO4_Pos   (23U)
 
#define TSC_IOCCR_G6_IO4_Msk   (0x1UL << TSC_IOCCR_G6_IO4_Pos)
 
#define TSC_IOCCR_G6_IO4   TSC_IOCCR_G6_IO4_Msk
 
#define TSC_IOCCR_G7_IO1_Pos   (24U)
 
#define TSC_IOCCR_G7_IO1_Msk   (0x1UL << TSC_IOCCR_G7_IO1_Pos)
 
#define TSC_IOCCR_G7_IO1   TSC_IOCCR_G7_IO1_Msk
 
#define TSC_IOCCR_G7_IO2_Pos   (25U)
 
#define TSC_IOCCR_G7_IO2_Msk   (0x1UL << TSC_IOCCR_G7_IO2_Pos)
 
#define TSC_IOCCR_G7_IO2   TSC_IOCCR_G7_IO2_Msk
 
#define TSC_IOCCR_G7_IO3_Pos   (26U)
 
#define TSC_IOCCR_G7_IO3_Msk   (0x1UL << TSC_IOCCR_G7_IO3_Pos)
 
#define TSC_IOCCR_G7_IO3   TSC_IOCCR_G7_IO3_Msk
 
#define TSC_IOCCR_G7_IO4_Pos   (27U)
 
#define TSC_IOCCR_G7_IO4_Msk   (0x1UL << TSC_IOCCR_G7_IO4_Pos)
 
#define TSC_IOCCR_G7_IO4   TSC_IOCCR_G7_IO4_Msk
 
#define TSC_IOCCR_G8_IO1_Pos   (28U)
 
#define TSC_IOCCR_G8_IO1_Msk   (0x1UL << TSC_IOCCR_G8_IO1_Pos)
 
#define TSC_IOCCR_G8_IO1   TSC_IOCCR_G8_IO1_Msk
 
#define TSC_IOCCR_G8_IO2_Pos   (29U)
 
#define TSC_IOCCR_G8_IO2_Msk   (0x1UL << TSC_IOCCR_G8_IO2_Pos)
 
#define TSC_IOCCR_G8_IO2   TSC_IOCCR_G8_IO2_Msk
 
#define TSC_IOCCR_G8_IO3_Pos   (30U)
 
#define TSC_IOCCR_G8_IO3_Msk   (0x1UL << TSC_IOCCR_G8_IO3_Pos)
 
#define TSC_IOCCR_G8_IO3   TSC_IOCCR_G8_IO3_Msk
 
#define TSC_IOCCR_G8_IO4_Pos   (31U)
 
#define TSC_IOCCR_G8_IO4_Msk   (0x1UL << TSC_IOCCR_G8_IO4_Pos)
 
#define TSC_IOCCR_G8_IO4   TSC_IOCCR_G8_IO4_Msk
 
#define TSC_IOGCSR_G1E_Pos   (0U)
 
#define TSC_IOGCSR_G1E_Msk   (0x1UL << TSC_IOGCSR_G1E_Pos)
 
#define TSC_IOGCSR_G1E   TSC_IOGCSR_G1E_Msk
 
#define TSC_IOGCSR_G2E_Pos   (1U)
 
#define TSC_IOGCSR_G2E_Msk   (0x1UL << TSC_IOGCSR_G2E_Pos)
 
#define TSC_IOGCSR_G2E   TSC_IOGCSR_G2E_Msk
 
#define TSC_IOGCSR_G3E_Pos   (2U)
 
#define TSC_IOGCSR_G3E_Msk   (0x1UL << TSC_IOGCSR_G3E_Pos)
 
#define TSC_IOGCSR_G3E   TSC_IOGCSR_G3E_Msk
 
#define TSC_IOGCSR_G4E_Pos   (3U)
 
#define TSC_IOGCSR_G4E_Msk   (0x1UL << TSC_IOGCSR_G4E_Pos)
 
#define TSC_IOGCSR_G4E   TSC_IOGCSR_G4E_Msk
 
#define TSC_IOGCSR_G5E_Pos   (4U)
 
#define TSC_IOGCSR_G5E_Msk   (0x1UL << TSC_IOGCSR_G5E_Pos)
 
#define TSC_IOGCSR_G5E   TSC_IOGCSR_G5E_Msk
 
#define TSC_IOGCSR_G6E_Pos   (5U)
 
#define TSC_IOGCSR_G6E_Msk   (0x1UL << TSC_IOGCSR_G6E_Pos)
 
#define TSC_IOGCSR_G6E   TSC_IOGCSR_G6E_Msk
 
#define TSC_IOGCSR_G7E_Pos   (6U)
 
#define TSC_IOGCSR_G7E_Msk   (0x1UL << TSC_IOGCSR_G7E_Pos)
 
#define TSC_IOGCSR_G7E   TSC_IOGCSR_G7E_Msk
 
#define TSC_IOGCSR_G8E_Pos   (7U)
 
#define TSC_IOGCSR_G8E_Msk   (0x1UL << TSC_IOGCSR_G8E_Pos)
 
#define TSC_IOGCSR_G8E   TSC_IOGCSR_G8E_Msk
 
#define TSC_IOGCSR_G1S_Pos   (16U)
 
#define TSC_IOGCSR_G1S_Msk   (0x1UL << TSC_IOGCSR_G1S_Pos)
 
#define TSC_IOGCSR_G1S   TSC_IOGCSR_G1S_Msk
 
#define TSC_IOGCSR_G2S_Pos   (17U)
 
#define TSC_IOGCSR_G2S_Msk   (0x1UL << TSC_IOGCSR_G2S_Pos)
 
#define TSC_IOGCSR_G2S   TSC_IOGCSR_G2S_Msk
 
#define TSC_IOGCSR_G3S_Pos   (18U)
 
#define TSC_IOGCSR_G3S_Msk   (0x1UL << TSC_IOGCSR_G3S_Pos)
 
#define TSC_IOGCSR_G3S   TSC_IOGCSR_G3S_Msk
 
#define TSC_IOGCSR_G4S_Pos   (19U)
 
#define TSC_IOGCSR_G4S_Msk   (0x1UL << TSC_IOGCSR_G4S_Pos)
 
#define TSC_IOGCSR_G4S   TSC_IOGCSR_G4S_Msk
 
#define TSC_IOGCSR_G5S_Pos   (20U)
 
#define TSC_IOGCSR_G5S_Msk   (0x1UL << TSC_IOGCSR_G5S_Pos)
 
#define TSC_IOGCSR_G5S   TSC_IOGCSR_G5S_Msk
 
#define TSC_IOGCSR_G6S_Pos   (21U)
 
#define TSC_IOGCSR_G6S_Msk   (0x1UL << TSC_IOGCSR_G6S_Pos)
 
#define TSC_IOGCSR_G6S   TSC_IOGCSR_G6S_Msk
 
#define TSC_IOGCSR_G7S_Pos   (22U)
 
#define TSC_IOGCSR_G7S_Msk   (0x1UL << TSC_IOGCSR_G7S_Pos)
 
#define TSC_IOGCSR_G7S   TSC_IOGCSR_G7S_Msk
 
#define TSC_IOGCSR_G8S_Pos   (23U)
 
#define TSC_IOGCSR_G8S_Msk   (0x1UL << TSC_IOGCSR_G8S_Pos)
 
#define TSC_IOGCSR_G8S   TSC_IOGCSR_G8S_Msk
 
#define TSC_IOGXCR_CNT_Pos   (0U)
 
#define TSC_IOGXCR_CNT_Msk   (0x3FFFUL << TSC_IOGXCR_CNT_Pos)
 
#define TSC_IOGXCR_CNT   TSC_IOGXCR_CNT_Msk
 
#define USART_CR1_UE_Pos   (0U)
 
#define USART_CR1_UE_Msk   (0x1UL << USART_CR1_UE_Pos)
 
#define USART_CR1_UE   USART_CR1_UE_Msk
 
#define USART_CR1_UESM_Pos   (1U)
 
#define USART_CR1_UESM_Msk   (0x1UL << USART_CR1_UESM_Pos)
 
#define USART_CR1_UESM   USART_CR1_UESM_Msk
 
#define USART_CR1_RE_Pos   (2U)
 
#define USART_CR1_RE_Msk   (0x1UL << USART_CR1_RE_Pos)
 
#define USART_CR1_RE   USART_CR1_RE_Msk
 
#define USART_CR1_TE_Pos   (3U)
 
#define USART_CR1_TE_Msk   (0x1UL << USART_CR1_TE_Pos)
 
#define USART_CR1_TE   USART_CR1_TE_Msk
 
#define USART_CR1_IDLEIE_Pos   (4U)
 
#define USART_CR1_IDLEIE_Msk   (0x1UL << USART_CR1_IDLEIE_Pos)
 
#define USART_CR1_IDLEIE   USART_CR1_IDLEIE_Msk
 
#define USART_CR1_RXNEIE_Pos   (5U)
 
#define USART_CR1_RXNEIE_Msk   (0x1UL << USART_CR1_RXNEIE_Pos)
 
#define USART_CR1_RXNEIE   USART_CR1_RXNEIE_Msk
 
#define USART_CR1_TCIE_Pos   (6U)
 
#define USART_CR1_TCIE_Msk   (0x1UL << USART_CR1_TCIE_Pos)
 
#define USART_CR1_TCIE   USART_CR1_TCIE_Msk
 
#define USART_CR1_TXEIE_Pos   (7U)
 
#define USART_CR1_TXEIE_Msk   (0x1UL << USART_CR1_TXEIE_Pos)
 
#define USART_CR1_TXEIE   USART_CR1_TXEIE_Msk
 
#define USART_CR1_PEIE_Pos   (8U)
 
#define USART_CR1_PEIE_Msk   (0x1UL << USART_CR1_PEIE_Pos)
 
#define USART_CR1_PEIE   USART_CR1_PEIE_Msk
 
#define USART_CR1_PS_Pos   (9U)
 
#define USART_CR1_PS_Msk   (0x1UL << USART_CR1_PS_Pos)
 
#define USART_CR1_PS   USART_CR1_PS_Msk
 
#define USART_CR1_PCE_Pos   (10U)
 
#define USART_CR1_PCE_Msk   (0x1UL << USART_CR1_PCE_Pos)
 
#define USART_CR1_PCE   USART_CR1_PCE_Msk
 
#define USART_CR1_WAKE_Pos   (11U)
 
#define USART_CR1_WAKE_Msk   (0x1UL << USART_CR1_WAKE_Pos)
 
#define USART_CR1_WAKE   USART_CR1_WAKE_Msk
 
#define USART_CR1_M_Pos   (12U)
 
#define USART_CR1_M_Msk   (0x10001UL << USART_CR1_M_Pos)
 
#define USART_CR1_M   USART_CR1_M_Msk
 
#define USART_CR1_M0_Pos   (12U)
 
#define USART_CR1_M0_Msk   (0x1UL << USART_CR1_M0_Pos)
 
#define USART_CR1_M0   USART_CR1_M0_Msk
 
#define USART_CR1_MME_Pos   (13U)
 
#define USART_CR1_MME_Msk   (0x1UL << USART_CR1_MME_Pos)
 
#define USART_CR1_MME   USART_CR1_MME_Msk
 
#define USART_CR1_CMIE_Pos   (14U)
 
#define USART_CR1_CMIE_Msk   (0x1UL << USART_CR1_CMIE_Pos)
 
#define USART_CR1_CMIE   USART_CR1_CMIE_Msk
 
#define USART_CR1_OVER8_Pos   (15U)
 
#define USART_CR1_OVER8_Msk   (0x1UL << USART_CR1_OVER8_Pos)
 
#define USART_CR1_OVER8   USART_CR1_OVER8_Msk
 
#define USART_CR1_DEDT_Pos   (16U)
 
#define USART_CR1_DEDT_Msk   (0x1FUL << USART_CR1_DEDT_Pos)
 
#define USART_CR1_DEDT   USART_CR1_DEDT_Msk
 
#define USART_CR1_DEDT_0   (0x01UL << USART_CR1_DEDT_Pos)
 
#define USART_CR1_DEDT_1   (0x02UL << USART_CR1_DEDT_Pos)
 
#define USART_CR1_DEDT_2   (0x04UL << USART_CR1_DEDT_Pos)
 
#define USART_CR1_DEDT_3   (0x08UL << USART_CR1_DEDT_Pos)
 
#define USART_CR1_DEDT_4   (0x10UL << USART_CR1_DEDT_Pos)
 
#define USART_CR1_DEAT_Pos   (21U)
 
#define USART_CR1_DEAT_Msk   (0x1FUL << USART_CR1_DEAT_Pos)
 
#define USART_CR1_DEAT   USART_CR1_DEAT_Msk
 
#define USART_CR1_DEAT_0   (0x01UL << USART_CR1_DEAT_Pos)
 
#define USART_CR1_DEAT_1   (0x02UL << USART_CR1_DEAT_Pos)
 
#define USART_CR1_DEAT_2   (0x04UL << USART_CR1_DEAT_Pos)
 
#define USART_CR1_DEAT_3   (0x08UL << USART_CR1_DEAT_Pos)
 
#define USART_CR1_DEAT_4   (0x10UL << USART_CR1_DEAT_Pos)
 
#define USART_CR1_RTOIE_Pos   (26U)
 
#define USART_CR1_RTOIE_Msk   (0x1UL << USART_CR1_RTOIE_Pos)
 
#define USART_CR1_RTOIE   USART_CR1_RTOIE_Msk
 
#define USART_CR1_EOBIE_Pos   (27U)
 
#define USART_CR1_EOBIE_Msk   (0x1UL << USART_CR1_EOBIE_Pos)
 
#define USART_CR1_EOBIE   USART_CR1_EOBIE_Msk
 
#define USART_CR1_M1_Pos   (28U)
 
#define USART_CR1_M1_Msk   (0x1UL << USART_CR1_M1_Pos)
 
#define USART_CR1_M1   USART_CR1_M1_Msk
 
#define USART_CR2_ADDM7_Pos   (4U)
 
#define USART_CR2_ADDM7_Msk   (0x1UL << USART_CR2_ADDM7_Pos)
 
#define USART_CR2_ADDM7   USART_CR2_ADDM7_Msk
 
#define USART_CR2_LBDL_Pos   (5U)
 
#define USART_CR2_LBDL_Msk   (0x1UL << USART_CR2_LBDL_Pos)
 
#define USART_CR2_LBDL   USART_CR2_LBDL_Msk
 
#define USART_CR2_LBDIE_Pos   (6U)
 
#define USART_CR2_LBDIE_Msk   (0x1UL << USART_CR2_LBDIE_Pos)
 
#define USART_CR2_LBDIE   USART_CR2_LBDIE_Msk
 
#define USART_CR2_LBCL_Pos   (8U)
 
#define USART_CR2_LBCL_Msk   (0x1UL << USART_CR2_LBCL_Pos)
 
#define USART_CR2_LBCL   USART_CR2_LBCL_Msk
 
#define USART_CR2_CPHA_Pos   (9U)
 
#define USART_CR2_CPHA_Msk   (0x1UL << USART_CR2_CPHA_Pos)
 
#define USART_CR2_CPHA   USART_CR2_CPHA_Msk
 
#define USART_CR2_CPOL_Pos   (10U)
 
#define USART_CR2_CPOL_Msk   (0x1UL << USART_CR2_CPOL_Pos)
 
#define USART_CR2_CPOL   USART_CR2_CPOL_Msk
 
#define USART_CR2_CLKEN_Pos   (11U)
 
#define USART_CR2_CLKEN_Msk   (0x1UL << USART_CR2_CLKEN_Pos)
 
#define USART_CR2_CLKEN   USART_CR2_CLKEN_Msk
 
#define USART_CR2_STOP_Pos   (12U)
 
#define USART_CR2_STOP_Msk   (0x3UL << USART_CR2_STOP_Pos)
 
#define USART_CR2_STOP   USART_CR2_STOP_Msk
 
#define USART_CR2_STOP_0   (0x1UL << USART_CR2_STOP_Pos)
 
#define USART_CR2_STOP_1   (0x2UL << USART_CR2_STOP_Pos)
 
#define USART_CR2_LINEN_Pos   (14U)
 
#define USART_CR2_LINEN_Msk   (0x1UL << USART_CR2_LINEN_Pos)
 
#define USART_CR2_LINEN   USART_CR2_LINEN_Msk
 
#define USART_CR2_SWAP_Pos   (15U)
 
#define USART_CR2_SWAP_Msk   (0x1UL << USART_CR2_SWAP_Pos)
 
#define USART_CR2_SWAP   USART_CR2_SWAP_Msk
 
#define USART_CR2_RXINV_Pos   (16U)
 
#define USART_CR2_RXINV_Msk   (0x1UL << USART_CR2_RXINV_Pos)
 
#define USART_CR2_RXINV   USART_CR2_RXINV_Msk
 
#define USART_CR2_TXINV_Pos   (17U)
 
#define USART_CR2_TXINV_Msk   (0x1UL << USART_CR2_TXINV_Pos)
 
#define USART_CR2_TXINV   USART_CR2_TXINV_Msk
 
#define USART_CR2_DATAINV_Pos   (18U)
 
#define USART_CR2_DATAINV_Msk   (0x1UL << USART_CR2_DATAINV_Pos)
 
#define USART_CR2_DATAINV   USART_CR2_DATAINV_Msk
 
#define USART_CR2_MSBFIRST_Pos   (19U)
 
#define USART_CR2_MSBFIRST_Msk   (0x1UL << USART_CR2_MSBFIRST_Pos)
 
#define USART_CR2_MSBFIRST   USART_CR2_MSBFIRST_Msk
 
#define USART_CR2_ABREN_Pos   (20U)
 
#define USART_CR2_ABREN_Msk   (0x1UL << USART_CR2_ABREN_Pos)
 
#define USART_CR2_ABREN   USART_CR2_ABREN_Msk
 
#define USART_CR2_ABRMODE_Pos   (21U)
 
#define USART_CR2_ABRMODE_Msk   (0x3UL << USART_CR2_ABRMODE_Pos)
 
#define USART_CR2_ABRMODE   USART_CR2_ABRMODE_Msk
 
#define USART_CR2_ABRMODE_0   (0x1UL << USART_CR2_ABRMODE_Pos)
 
#define USART_CR2_ABRMODE_1   (0x2UL << USART_CR2_ABRMODE_Pos)
 
#define USART_CR2_RTOEN_Pos   (23U)
 
#define USART_CR2_RTOEN_Msk   (0x1UL << USART_CR2_RTOEN_Pos)
 
#define USART_CR2_RTOEN   USART_CR2_RTOEN_Msk
 
#define USART_CR2_ADD_Pos   (24U)
 
#define USART_CR2_ADD_Msk   (0xFFUL << USART_CR2_ADD_Pos)
 
#define USART_CR2_ADD   USART_CR2_ADD_Msk
 
#define USART_CR3_EIE_Pos   (0U)
 
#define USART_CR3_EIE_Msk   (0x1UL << USART_CR3_EIE_Pos)
 
#define USART_CR3_EIE   USART_CR3_EIE_Msk
 
#define USART_CR3_IREN_Pos   (1U)
 
#define USART_CR3_IREN_Msk   (0x1UL << USART_CR3_IREN_Pos)
 
#define USART_CR3_IREN   USART_CR3_IREN_Msk
 
#define USART_CR3_IRLP_Pos   (2U)
 
#define USART_CR3_IRLP_Msk   (0x1UL << USART_CR3_IRLP_Pos)
 
#define USART_CR3_IRLP   USART_CR3_IRLP_Msk
 
#define USART_CR3_HDSEL_Pos   (3U)
 
#define USART_CR3_HDSEL_Msk   (0x1UL << USART_CR3_HDSEL_Pos)
 
#define USART_CR3_HDSEL   USART_CR3_HDSEL_Msk
 
#define USART_CR3_NACK_Pos   (4U)
 
#define USART_CR3_NACK_Msk   (0x1UL << USART_CR3_NACK_Pos)
 
#define USART_CR3_NACK   USART_CR3_NACK_Msk
 
#define USART_CR3_SCEN_Pos   (5U)
 
#define USART_CR3_SCEN_Msk   (0x1UL << USART_CR3_SCEN_Pos)
 
#define USART_CR3_SCEN   USART_CR3_SCEN_Msk
 
#define USART_CR3_DMAR_Pos   (6U)
 
#define USART_CR3_DMAR_Msk   (0x1UL << USART_CR3_DMAR_Pos)
 
#define USART_CR3_DMAR   USART_CR3_DMAR_Msk
 
#define USART_CR3_DMAT_Pos   (7U)
 
#define USART_CR3_DMAT_Msk   (0x1UL << USART_CR3_DMAT_Pos)
 
#define USART_CR3_DMAT   USART_CR3_DMAT_Msk
 
#define USART_CR3_RTSE_Pos   (8U)
 
#define USART_CR3_RTSE_Msk   (0x1UL << USART_CR3_RTSE_Pos)
 
#define USART_CR3_RTSE   USART_CR3_RTSE_Msk
 
#define USART_CR3_CTSE_Pos   (9U)
 
#define USART_CR3_CTSE_Msk   (0x1UL << USART_CR3_CTSE_Pos)
 
#define USART_CR3_CTSE   USART_CR3_CTSE_Msk
 
#define USART_CR3_CTSIE_Pos   (10U)
 
#define USART_CR3_CTSIE_Msk   (0x1UL << USART_CR3_CTSIE_Pos)
 
#define USART_CR3_CTSIE   USART_CR3_CTSIE_Msk
 
#define USART_CR3_ONEBIT_Pos   (11U)
 
#define USART_CR3_ONEBIT_Msk   (0x1UL << USART_CR3_ONEBIT_Pos)
 
#define USART_CR3_ONEBIT   USART_CR3_ONEBIT_Msk
 
#define USART_CR3_OVRDIS_Pos   (12U)
 
#define USART_CR3_OVRDIS_Msk   (0x1UL << USART_CR3_OVRDIS_Pos)
 
#define USART_CR3_OVRDIS   USART_CR3_OVRDIS_Msk
 
#define USART_CR3_DDRE_Pos   (13U)
 
#define USART_CR3_DDRE_Msk   (0x1UL << USART_CR3_DDRE_Pos)
 
#define USART_CR3_DDRE   USART_CR3_DDRE_Msk
 
#define USART_CR3_DEM_Pos   (14U)
 
#define USART_CR3_DEM_Msk   (0x1UL << USART_CR3_DEM_Pos)
 
#define USART_CR3_DEM   USART_CR3_DEM_Msk
 
#define USART_CR3_DEP_Pos   (15U)
 
#define USART_CR3_DEP_Msk   (0x1UL << USART_CR3_DEP_Pos)
 
#define USART_CR3_DEP   USART_CR3_DEP_Msk
 
#define USART_CR3_SCARCNT_Pos   (17U)
 
#define USART_CR3_SCARCNT_Msk   (0x7UL << USART_CR3_SCARCNT_Pos)
 
#define USART_CR3_SCARCNT   USART_CR3_SCARCNT_Msk
 
#define USART_CR3_SCARCNT_0   (0x1UL << USART_CR3_SCARCNT_Pos)
 
#define USART_CR3_SCARCNT_1   (0x2UL << USART_CR3_SCARCNT_Pos)
 
#define USART_CR3_SCARCNT_2   (0x4UL << USART_CR3_SCARCNT_Pos)
 
#define USART_CR3_WUS_Pos   (20U)
 
#define USART_CR3_WUS_Msk   (0x3UL << USART_CR3_WUS_Pos)
 
#define USART_CR3_WUS   USART_CR3_WUS_Msk
 
#define USART_CR3_WUS_0   (0x1UL << USART_CR3_WUS_Pos)
 
#define USART_CR3_WUS_1   (0x2UL << USART_CR3_WUS_Pos)
 
#define USART_CR3_WUFIE_Pos   (22U)
 
#define USART_CR3_WUFIE_Msk   (0x1UL << USART_CR3_WUFIE_Pos)
 
#define USART_CR3_WUFIE   USART_CR3_WUFIE_Msk
 
#define USART_CR3_UCESM_Pos   (23U)
 
#define USART_CR3_UCESM_Msk   (0x1UL << USART_CR3_UCESM_Pos)
 
#define USART_CR3_UCESM   USART_CR3_UCESM_Msk
 
#define USART_BRR_DIV_FRACTION_Pos   (0U)
 
#define USART_BRR_DIV_FRACTION_Msk   (0xFUL << USART_BRR_DIV_FRACTION_Pos)
 
#define USART_BRR_DIV_FRACTION   USART_BRR_DIV_FRACTION_Msk
 
#define USART_BRR_DIV_MANTISSA_Pos   (4U)
 
#define USART_BRR_DIV_MANTISSA_Msk   (0xFFFUL << USART_BRR_DIV_MANTISSA_Pos)
 
#define USART_BRR_DIV_MANTISSA   USART_BRR_DIV_MANTISSA_Msk
 
#define USART_GTPR_PSC_Pos   (0U)
 
#define USART_GTPR_PSC_Msk   (0xFFUL << USART_GTPR_PSC_Pos)
 
#define USART_GTPR_PSC   USART_GTPR_PSC_Msk
 
#define USART_GTPR_GT_Pos   (8U)
 
#define USART_GTPR_GT_Msk   (0xFFUL << USART_GTPR_GT_Pos)
 
#define USART_GTPR_GT   USART_GTPR_GT_Msk
 
#define USART_RTOR_RTO_Pos   (0U)
 
#define USART_RTOR_RTO_Msk   (0xFFFFFFUL << USART_RTOR_RTO_Pos)
 
#define USART_RTOR_RTO   USART_RTOR_RTO_Msk
 
#define USART_RTOR_BLEN_Pos   (24U)
 
#define USART_RTOR_BLEN_Msk   (0xFFUL << USART_RTOR_BLEN_Pos)
 
#define USART_RTOR_BLEN   USART_RTOR_BLEN_Msk
 
#define USART_RQR_ABRRQ_Pos   (0U)
 
#define USART_RQR_ABRRQ_Msk   (0x1UL << USART_RQR_ABRRQ_Pos)
 
#define USART_RQR_ABRRQ   USART_RQR_ABRRQ_Msk
 
#define USART_RQR_SBKRQ_Pos   (1U)
 
#define USART_RQR_SBKRQ_Msk   (0x1UL << USART_RQR_SBKRQ_Pos)
 
#define USART_RQR_SBKRQ   USART_RQR_SBKRQ_Msk
 
#define USART_RQR_MMRQ_Pos   (2U)
 
#define USART_RQR_MMRQ_Msk   (0x1UL << USART_RQR_MMRQ_Pos)
 
#define USART_RQR_MMRQ   USART_RQR_MMRQ_Msk
 
#define USART_RQR_RXFRQ_Pos   (3U)
 
#define USART_RQR_RXFRQ_Msk   (0x1UL << USART_RQR_RXFRQ_Pos)
 
#define USART_RQR_RXFRQ   USART_RQR_RXFRQ_Msk
 
#define USART_RQR_TXFRQ_Pos   (4U)
 
#define USART_RQR_TXFRQ_Msk   (0x1UL << USART_RQR_TXFRQ_Pos)
 
#define USART_RQR_TXFRQ   USART_RQR_TXFRQ_Msk
 
#define USART_ISR_PE_Pos   (0U)
 
#define USART_ISR_PE_Msk   (0x1UL << USART_ISR_PE_Pos)
 
#define USART_ISR_PE   USART_ISR_PE_Msk
 
#define USART_ISR_FE_Pos   (1U)
 
#define USART_ISR_FE_Msk   (0x1UL << USART_ISR_FE_Pos)
 
#define USART_ISR_FE   USART_ISR_FE_Msk
 
#define USART_ISR_NE_Pos   (2U)
 
#define USART_ISR_NE_Msk   (0x1UL << USART_ISR_NE_Pos)
 
#define USART_ISR_NE   USART_ISR_NE_Msk
 
#define USART_ISR_ORE_Pos   (3U)
 
#define USART_ISR_ORE_Msk   (0x1UL << USART_ISR_ORE_Pos)
 
#define USART_ISR_ORE   USART_ISR_ORE_Msk
 
#define USART_ISR_IDLE_Pos   (4U)
 
#define USART_ISR_IDLE_Msk   (0x1UL << USART_ISR_IDLE_Pos)
 
#define USART_ISR_IDLE   USART_ISR_IDLE_Msk
 
#define USART_ISR_RXNE_Pos   (5U)
 
#define USART_ISR_RXNE_Msk   (0x1UL << USART_ISR_RXNE_Pos)
 
#define USART_ISR_RXNE   USART_ISR_RXNE_Msk
 
#define USART_ISR_TC_Pos   (6U)
 
#define USART_ISR_TC_Msk   (0x1UL << USART_ISR_TC_Pos)
 
#define USART_ISR_TC   USART_ISR_TC_Msk
 
#define USART_ISR_TXE_Pos   (7U)
 
#define USART_ISR_TXE_Msk   (0x1UL << USART_ISR_TXE_Pos)
 
#define USART_ISR_TXE   USART_ISR_TXE_Msk
 
#define USART_ISR_LBDF_Pos   (8U)
 
#define USART_ISR_LBDF_Msk   (0x1UL << USART_ISR_LBDF_Pos)
 
#define USART_ISR_LBDF   USART_ISR_LBDF_Msk
 
#define USART_ISR_CTSIF_Pos   (9U)
 
#define USART_ISR_CTSIF_Msk   (0x1UL << USART_ISR_CTSIF_Pos)
 
#define USART_ISR_CTSIF   USART_ISR_CTSIF_Msk
 
#define USART_ISR_CTS_Pos   (10U)
 
#define USART_ISR_CTS_Msk   (0x1UL << USART_ISR_CTS_Pos)
 
#define USART_ISR_CTS   USART_ISR_CTS_Msk
 
#define USART_ISR_RTOF_Pos   (11U)
 
#define USART_ISR_RTOF_Msk   (0x1UL << USART_ISR_RTOF_Pos)
 
#define USART_ISR_RTOF   USART_ISR_RTOF_Msk
 
#define USART_ISR_EOBF_Pos   (12U)
 
#define USART_ISR_EOBF_Msk   (0x1UL << USART_ISR_EOBF_Pos)
 
#define USART_ISR_EOBF   USART_ISR_EOBF_Msk
 
#define USART_ISR_ABRE_Pos   (14U)
 
#define USART_ISR_ABRE_Msk   (0x1UL << USART_ISR_ABRE_Pos)
 
#define USART_ISR_ABRE   USART_ISR_ABRE_Msk
 
#define USART_ISR_ABRF_Pos   (15U)
 
#define USART_ISR_ABRF_Msk   (0x1UL << USART_ISR_ABRF_Pos)
 
#define USART_ISR_ABRF   USART_ISR_ABRF_Msk
 
#define USART_ISR_BUSY_Pos   (16U)
 
#define USART_ISR_BUSY_Msk   (0x1UL << USART_ISR_BUSY_Pos)
 
#define USART_ISR_BUSY   USART_ISR_BUSY_Msk
 
#define USART_ISR_CMF_Pos   (17U)
 
#define USART_ISR_CMF_Msk   (0x1UL << USART_ISR_CMF_Pos)
 
#define USART_ISR_CMF   USART_ISR_CMF_Msk
 
#define USART_ISR_SBKF_Pos   (18U)
 
#define USART_ISR_SBKF_Msk   (0x1UL << USART_ISR_SBKF_Pos)
 
#define USART_ISR_SBKF   USART_ISR_SBKF_Msk
 
#define USART_ISR_RWU_Pos   (19U)
 
#define USART_ISR_RWU_Msk   (0x1UL << USART_ISR_RWU_Pos)
 
#define USART_ISR_RWU   USART_ISR_RWU_Msk
 
#define USART_ISR_WUF_Pos   (20U)
 
#define USART_ISR_WUF_Msk   (0x1UL << USART_ISR_WUF_Pos)
 
#define USART_ISR_WUF   USART_ISR_WUF_Msk
 
#define USART_ISR_TEACK_Pos   (21U)
 
#define USART_ISR_TEACK_Msk   (0x1UL << USART_ISR_TEACK_Pos)
 
#define USART_ISR_TEACK   USART_ISR_TEACK_Msk
 
#define USART_ISR_REACK_Pos   (22U)
 
#define USART_ISR_REACK_Msk   (0x1UL << USART_ISR_REACK_Pos)
 
#define USART_ISR_REACK   USART_ISR_REACK_Msk
 
#define USART_ICR_PECF_Pos   (0U)
 
#define USART_ICR_PECF_Msk   (0x1UL << USART_ICR_PECF_Pos)
 
#define USART_ICR_PECF   USART_ICR_PECF_Msk
 
#define USART_ICR_FECF_Pos   (1U)
 
#define USART_ICR_FECF_Msk   (0x1UL << USART_ICR_FECF_Pos)
 
#define USART_ICR_FECF   USART_ICR_FECF_Msk
 
#define USART_ICR_NCF_Pos   (2U)
 
#define USART_ICR_NCF_Msk   (0x1UL << USART_ICR_NCF_Pos)
 
#define USART_ICR_NCF   USART_ICR_NCF_Msk
 
#define USART_ICR_ORECF_Pos   (3U)
 
#define USART_ICR_ORECF_Msk   (0x1UL << USART_ICR_ORECF_Pos)
 
#define USART_ICR_ORECF   USART_ICR_ORECF_Msk
 
#define USART_ICR_IDLECF_Pos   (4U)
 
#define USART_ICR_IDLECF_Msk   (0x1UL << USART_ICR_IDLECF_Pos)
 
#define USART_ICR_IDLECF   USART_ICR_IDLECF_Msk
 
#define USART_ICR_TCCF_Pos   (6U)
 
#define USART_ICR_TCCF_Msk   (0x1UL << USART_ICR_TCCF_Pos)
 
#define USART_ICR_TCCF   USART_ICR_TCCF_Msk
 
#define USART_ICR_LBDCF_Pos   (8U)
 
#define USART_ICR_LBDCF_Msk   (0x1UL << USART_ICR_LBDCF_Pos)
 
#define USART_ICR_LBDCF   USART_ICR_LBDCF_Msk
 
#define USART_ICR_CTSCF_Pos   (9U)
 
#define USART_ICR_CTSCF_Msk   (0x1UL << USART_ICR_CTSCF_Pos)
 
#define USART_ICR_CTSCF   USART_ICR_CTSCF_Msk
 
#define USART_ICR_RTOCF_Pos   (11U)
 
#define USART_ICR_RTOCF_Msk   (0x1UL << USART_ICR_RTOCF_Pos)
 
#define USART_ICR_RTOCF   USART_ICR_RTOCF_Msk
 
#define USART_ICR_EOBCF_Pos   (12U)
 
#define USART_ICR_EOBCF_Msk   (0x1UL << USART_ICR_EOBCF_Pos)
 
#define USART_ICR_EOBCF   USART_ICR_EOBCF_Msk
 
#define USART_ICR_CMCF_Pos   (17U)
 
#define USART_ICR_CMCF_Msk   (0x1UL << USART_ICR_CMCF_Pos)
 
#define USART_ICR_CMCF   USART_ICR_CMCF_Msk
 
#define USART_ICR_WUCF_Pos   (20U)
 
#define USART_ICR_WUCF_Msk   (0x1UL << USART_ICR_WUCF_Pos)
 
#define USART_ICR_WUCF   USART_ICR_WUCF_Msk
 
#define USART_ICR_NECF   USART_ICR_NCF
 
#define USART_RDR_RDR_Pos   (0U)
 
#define USART_RDR_RDR_Msk   (0x1FFUL << USART_RDR_RDR_Pos)
 
#define USART_RDR_RDR   USART_RDR_RDR_Msk
 
#define USART_TDR_TDR_Pos   (0U)
 
#define USART_TDR_TDR_Msk   (0x1FFUL << USART_TDR_TDR_Pos)
 
#define USART_TDR_TDR   USART_TDR_TDR_Msk
 
#define USB_BASE   (0x40005C00U)
 
#define USB_PMAADDR_Pos   (13U)
 
#define USB_PMAADDR_Msk   (0x20003UL << USB_PMAADDR_Pos)
 
#define USB_PMAADDR   USB_PMAADDR_Msk
 
#define USB_CNTR   (USB_BASE + 0x40)
 
#define USB_ISTR   (USB_BASE + 0x44)
 
#define USB_FNR   (USB_BASE + 0x48)
 
#define USB_DADDR   (USB_BASE + 0x4C)
 
#define USB_BTABLE   (USB_BASE + 0x50)
 
#define USB_LPMCSR   (USB_BASE + 0x54)
 
#define USB_BCDR   (USB_BASE + 0x58)
 
#define USB_ISTR_CTR   ((uint16_t)0x8000U)
 
#define USB_ISTR_PMAOVR   ((uint16_t)0x4000U)
 
#define USB_ISTR_ERR   ((uint16_t)0x2000U)
 
#define USB_ISTR_WKUP   ((uint16_t)0x1000U)
 
#define USB_ISTR_SUSP   ((uint16_t)0x0800U)
 
#define USB_ISTR_RESET   ((uint16_t)0x0400U)
 
#define USB_ISTR_SOF   ((uint16_t)0x0200U)
 
#define USB_ISTR_ESOF   ((uint16_t)0x0100U)
 
#define USB_ISTR_L1REQ   ((uint16_t)0x0080U)
 
#define USB_ISTR_DIR   ((uint16_t)0x0010U)
 
#define USB_ISTR_EP_ID   ((uint16_t)0x000FU)
 
#define USB_CLR_CTR   (~USB_ISTR_CTR)
 
#define USB_CLR_PMAOVR   (~USB_ISTR_PMAOVR)
 
#define USB_CLR_ERR   (~USB_ISTR_ERR)
 
#define USB_CLR_WKUP   (~USB_ISTR_WKUP)
 
#define USB_CLR_SUSP   (~USB_ISTR_SUSP)
 
#define USB_CLR_RESET   (~USB_ISTR_RESET)
 
#define USB_CLR_SOF   (~USB_ISTR_SOF)
 
#define USB_CLR_ESOF   (~USB_ISTR_ESOF)
 
#define USB_CLR_L1REQ   (~USB_ISTR_L1REQ)
 
#define USB_CNTR_CTRM   ((uint16_t)0x8000U)
 
#define USB_CNTR_PMAOVRM   ((uint16_t)0x4000U)
 
#define USB_CNTR_ERRM   ((uint16_t)0x2000U)
 
#define USB_CNTR_WKUPM   ((uint16_t)0x1000U)
 
#define USB_CNTR_SUSPM   ((uint16_t)0x0800U)
 
#define USB_CNTR_RESETM   ((uint16_t)0x0400U)
 
#define USB_CNTR_SOFM   ((uint16_t)0x0200U)
 
#define USB_CNTR_ESOFM   ((uint16_t)0x0100U)
 
#define USB_CNTR_L1REQM   ((uint16_t)0x0080U)
 
#define USB_CNTR_L1RESUME   ((uint16_t)0x0020U)
 
#define USB_CNTR_RESUME   ((uint16_t)0x0010U)
 
#define USB_CNTR_FSUSP   ((uint16_t)0x0008U)
 
#define USB_CNTR_LPMODE   ((uint16_t)0x0004U)
 
#define USB_CNTR_PDWN   ((uint16_t)0x0002U)
 
#define USB_CNTR_FRES   ((uint16_t)0x0001U)
 
#define USB_BCDR_DPPU   ((uint16_t)0x8000U)
 
#define USB_BCDR_PS2DET   ((uint16_t)0x0080U)
 
#define USB_BCDR_SDET   ((uint16_t)0x0040U)
 
#define USB_BCDR_PDET   ((uint16_t)0x0020U)
 
#define USB_BCDR_DCDET   ((uint16_t)0x0010U)
 
#define USB_BCDR_SDEN   ((uint16_t)0x0008U)
 
#define USB_BCDR_PDEN   ((uint16_t)0x0004U)
 
#define USB_BCDR_DCDEN   ((uint16_t)0x0002U)
 
#define USB_BCDR_BCDEN   ((uint16_t)0x0001U)
 
#define USB_LPMCSR_BESL   ((uint16_t)0x00F0U)
 
#define USB_LPMCSR_REMWAKE   ((uint16_t)0x0008U)
 
#define USB_LPMCSR_LPMACK   ((uint16_t)0x0002U)
 
#define USB_LPMCSR_LMPEN   ((uint16_t)0x0001U)
 
#define USB_FNR_RXDP   ((uint16_t)0x8000U)
 
#define USB_FNR_RXDM   ((uint16_t)0x4000U)
 
#define USB_FNR_LCK   ((uint16_t)0x2000U)
 
#define USB_FNR_LSOF   ((uint16_t)0x1800U)
 
#define USB_FNR_FN   ((uint16_t)0x07FFU)
 
#define USB_DADDR_EF   ((uint8_t)0x80U)
 
#define USB_DADDR_ADD   ((uint8_t)0x7FU)
 
#define USB_EP0R   USB_BASE
 
#define USB_EP1R   (USB_BASE + 0x04)
 
#define USB_EP2R   (USB_BASE + 0x08)
 
#define USB_EP3R   (USB_BASE + 0x0C)
 
#define USB_EP4R   (USB_BASE + 0x10)
 
#define USB_EP5R   (USB_BASE + 0x14)
 
#define USB_EP6R   (USB_BASE + 0x18)
 
#define USB_EP7R   (USB_BASE + 0x1C)
 
#define USB_EP_CTR_RX   ((uint16_t)0x8000U)
 
#define USB_EP_DTOG_RX   ((uint16_t)0x4000U)
 
#define USB_EPRX_STAT   ((uint16_t)0x3000U)
 
#define USB_EP_SETUP   ((uint16_t)0x0800U)
 
#define USB_EP_T_FIELD   ((uint16_t)0x0600U)
 
#define USB_EP_KIND   ((uint16_t)0x0100U)
 
#define USB_EP_CTR_TX   ((uint16_t)0x0080U)
 
#define USB_EP_DTOG_TX   ((uint16_t)0x0040U)
 
#define USB_EPTX_STAT   ((uint16_t)0x0030U)
 
#define USB_EPADDR_FIELD   ((uint16_t)0x000FU)
 
#define USB_EPREG_MASK   (USB_EP_CTR_RX|USB_EP_SETUP|USB_EP_T_FIELD|USB_EP_KIND|USB_EP_CTR_TX|USB_EPADDR_FIELD)
 
#define USB_EP_TYPE_MASK   ((uint16_t)0x0600U)
 
#define USB_EP_BULK   ((uint16_t)0x0000U)
 
#define USB_EP_CONTROL   ((uint16_t)0x0200U)
 
#define USB_EP_ISOCHRONOUS   ((uint16_t)0x0400U)
 
#define USB_EP_INTERRUPT   ((uint16_t)0x0600U)
 
#define USB_EP_T_MASK   ((uint16_t) ~USB_EP_T_FIELD & USB_EPREG_MASK)
 
#define USB_EPKIND_MASK   ((uint16_t)~USB_EP_KIND & USB_EPREG_MASK)
 
#define USB_EP_TX_DIS   ((uint16_t)0x0000U)
 
#define USB_EP_TX_STALL   ((uint16_t)0x0010U)
 
#define USB_EP_TX_NAK   ((uint16_t)0x0020U)
 
#define USB_EP_TX_VALID   ((uint16_t)0x0030U)
 
#define USB_EPTX_DTOG1   ((uint16_t)0x0010U)
 
#define USB_EPTX_DTOG2   ((uint16_t)0x0020U)
 
#define USB_EPTX_DTOGMASK   (USB_EPTX_STAT|USB_EPREG_MASK)
 
#define USB_EP_RX_DIS   ((uint16_t)0x0000U)
 
#define USB_EP_RX_STALL   ((uint16_t)0x1000U)
 
#define USB_EP_RX_NAK   ((uint16_t)0x2000U)
 
#define USB_EP_RX_VALID   ((uint16_t)0x3000U)
 
#define USB_EPRX_DTOG1   ((uint16_t)0x1000U)
 
#define USB_EPRX_DTOG2   ((uint16_t)0x2000U)
 
#define USB_EPRX_DTOGMASK   (USB_EPRX_STAT|USB_EPREG_MASK)
 
#define WWDG_CR_T_Pos   (0U)
 
#define WWDG_CR_T_Msk   (0x7FUL << WWDG_CR_T_Pos)
 
#define WWDG_CR_T   WWDG_CR_T_Msk
 
#define WWDG_CR_T_0   (0x01UL << WWDG_CR_T_Pos)
 
#define WWDG_CR_T_1   (0x02UL << WWDG_CR_T_Pos)
 
#define WWDG_CR_T_2   (0x04UL << WWDG_CR_T_Pos)
 
#define WWDG_CR_T_3   (0x08UL << WWDG_CR_T_Pos)
 
#define WWDG_CR_T_4   (0x10UL << WWDG_CR_T_Pos)
 
#define WWDG_CR_T_5   (0x20UL << WWDG_CR_T_Pos)
 
#define WWDG_CR_T_6   (0x40UL << WWDG_CR_T_Pos)
 
#define WWDG_CR_T0   WWDG_CR_T_0
 
#define WWDG_CR_T1   WWDG_CR_T_1
 
#define WWDG_CR_T2   WWDG_CR_T_2
 
#define WWDG_CR_T3   WWDG_CR_T_3
 
#define WWDG_CR_T4   WWDG_CR_T_4
 
#define WWDG_CR_T5   WWDG_CR_T_5
 
#define WWDG_CR_T6   WWDG_CR_T_6
 
#define WWDG_CR_WDGA_Pos   (7U)
 
#define WWDG_CR_WDGA_Msk   (0x1UL << WWDG_CR_WDGA_Pos)
 
#define WWDG_CR_WDGA   WWDG_CR_WDGA_Msk
 
#define WWDG_CFR_W_Pos   (0U)
 
#define WWDG_CFR_W_Msk   (0x7FUL << WWDG_CFR_W_Pos)
 
#define WWDG_CFR_W   WWDG_CFR_W_Msk
 
#define WWDG_CFR_W_0   (0x01UL << WWDG_CFR_W_Pos)
 
#define WWDG_CFR_W_1   (0x02UL << WWDG_CFR_W_Pos)
 
#define WWDG_CFR_W_2   (0x04UL << WWDG_CFR_W_Pos)
 
#define WWDG_CFR_W_3   (0x08UL << WWDG_CFR_W_Pos)
 
#define WWDG_CFR_W_4   (0x10UL << WWDG_CFR_W_Pos)
 
#define WWDG_CFR_W_5   (0x20UL << WWDG_CFR_W_Pos)
 
#define WWDG_CFR_W_6   (0x40UL << WWDG_CFR_W_Pos)
 
#define WWDG_CFR_W0   WWDG_CFR_W_0
 
#define WWDG_CFR_W1   WWDG_CFR_W_1
 
#define WWDG_CFR_W2   WWDG_CFR_W_2
 
#define WWDG_CFR_W3   WWDG_CFR_W_3
 
#define WWDG_CFR_W4   WWDG_CFR_W_4
 
#define WWDG_CFR_W5   WWDG_CFR_W_5
 
#define WWDG_CFR_W6   WWDG_CFR_W_6
 
#define WWDG_CFR_WDGTB_Pos   (7U)
 
#define WWDG_CFR_WDGTB_Msk   (0x3UL << WWDG_CFR_WDGTB_Pos)
 
#define WWDG_CFR_WDGTB   WWDG_CFR_WDGTB_Msk
 
#define WWDG_CFR_WDGTB_0   (0x1UL << WWDG_CFR_WDGTB_Pos)
 
#define WWDG_CFR_WDGTB_1   (0x2UL << WWDG_CFR_WDGTB_Pos)
 
#define WWDG_CFR_WDGTB0   WWDG_CFR_WDGTB_0
 
#define WWDG_CFR_WDGTB1   WWDG_CFR_WDGTB_1
 
#define WWDG_CFR_EWI_Pos   (9U)
 
#define WWDG_CFR_EWI_Msk   (0x1UL << WWDG_CFR_EWI_Pos)
 
#define WWDG_CFR_EWI   WWDG_CFR_EWI_Msk
 
#define WWDG_SR_EWIF_Pos   (0U)
 
#define WWDG_SR_EWIF_Msk   (0x1UL << WWDG_SR_EWIF_Pos)
 
#define WWDG_SR_EWIF   WWDG_SR_EWIF_Msk
 

Detailed Description

Macro Definition Documentation

◆ ADC_CALFACT_CALFACT

#define ADC_CALFACT_CALFACT   ADC_CALFACT_CALFACT_Msk

Calibration factor

◆ ADC_CALFACT_CALFACT_Msk

#define ADC_CALFACT_CALFACT_Msk   (0x7FUL << ADC_CALFACT_CALFACT_Pos)

0x0000007F

◆ ADC_CALFACT_CALFACT_Pos

#define ADC_CALFACT_CALFACT_Pos   (0U)

◆ ADC_CCR_LFMEN

#define ADC_CCR_LFMEN   ADC_CCR_LFMEN_Msk

Low Frequency Mode enable

◆ ADC_CCR_LFMEN_Msk

#define ADC_CCR_LFMEN_Msk   (0x1UL << ADC_CCR_LFMEN_Pos)

0x02000000

◆ ADC_CCR_LFMEN_Pos

#define ADC_CCR_LFMEN_Pos   (25U)

◆ ADC_CCR_PRESC

#define ADC_CCR_PRESC   ADC_CCR_PRESC_Msk

PRESC [3:0] bits (ADC prescaler)

◆ ADC_CCR_PRESC_0

#define ADC_CCR_PRESC_0   (0x1UL << ADC_CCR_PRESC_Pos)

0x00040000

◆ ADC_CCR_PRESC_1

#define ADC_CCR_PRESC_1   (0x2UL << ADC_CCR_PRESC_Pos)

0x00080000

◆ ADC_CCR_PRESC_2

#define ADC_CCR_PRESC_2   (0x4UL << ADC_CCR_PRESC_Pos)

0x00100000

◆ ADC_CCR_PRESC_3

#define ADC_CCR_PRESC_3   (0x8UL << ADC_CCR_PRESC_Pos)

0x00200000

◆ ADC_CCR_PRESC_Msk

#define ADC_CCR_PRESC_Msk   (0xFUL << ADC_CCR_PRESC_Pos)

0x003C0000

◆ ADC_CCR_PRESC_Pos

#define ADC_CCR_PRESC_Pos   (18U)

◆ ADC_CCR_TSEN

#define ADC_CCR_TSEN   ADC_CCR_TSEN_Msk

Temperature sensore enable

◆ ADC_CCR_TSEN_Msk

#define ADC_CCR_TSEN_Msk   (0x1UL << ADC_CCR_TSEN_Pos)

0x00800000

◆ ADC_CCR_TSEN_Pos

#define ADC_CCR_TSEN_Pos   (23U)

◆ ADC_CCR_VLCDEN

#define ADC_CCR_VLCDEN   ADC_CCR_VLCDEN_Msk

Voltage LCD enable

◆ ADC_CCR_VLCDEN_Msk

#define ADC_CCR_VLCDEN_Msk   (0x1UL << ADC_CCR_VLCDEN_Pos)

0x01000000

◆ ADC_CCR_VLCDEN_Pos

#define ADC_CCR_VLCDEN_Pos   (24U)

◆ ADC_CCR_VREFEN

#define ADC_CCR_VREFEN   ADC_CCR_VREFEN_Msk

Vrefint enable

◆ ADC_CCR_VREFEN_Msk

#define ADC_CCR_VREFEN_Msk   (0x1UL << ADC_CCR_VREFEN_Pos)

0x00400000

◆ ADC_CCR_VREFEN_Pos

#define ADC_CCR_VREFEN_Pos   (22U)

◆ ADC_CFGR1_ALIGN

#define ADC_CFGR1_ALIGN   ADC_CFGR1_ALIGN_Msk

Data Alignment

◆ ADC_CFGR1_ALIGN_Msk

#define ADC_CFGR1_ALIGN_Msk   (0x1UL << ADC_CFGR1_ALIGN_Pos)

0x00000020

◆ ADC_CFGR1_ALIGN_Pos

#define ADC_CFGR1_ALIGN_Pos   (5U)

◆ ADC_CFGR1_AUTDLY

#define ADC_CFGR1_AUTDLY   ADC_CFGR1_WAIT

◆ ADC_CFGR1_AUTOFF

#define ADC_CFGR1_AUTOFF   ADC_CFGR1_AUTOFF_Msk

ADC auto power off

◆ ADC_CFGR1_AUTOFF_Msk

#define ADC_CFGR1_AUTOFF_Msk   (0x1UL << ADC_CFGR1_AUTOFF_Pos)

0x00008000

◆ ADC_CFGR1_AUTOFF_Pos

#define ADC_CFGR1_AUTOFF_Pos   (15U)

◆ ADC_CFGR1_AWDCH

#define ADC_CFGR1_AWDCH   ADC_CFGR1_AWDCH_Msk

AWDCH[4:0] bits (Analog watchdog channel select bits)

◆ ADC_CFGR1_AWDCH_0

#define ADC_CFGR1_AWDCH_0   (0x01UL << ADC_CFGR1_AWDCH_Pos)

0x04000000

◆ ADC_CFGR1_AWDCH_1

#define ADC_CFGR1_AWDCH_1   (0x02UL << ADC_CFGR1_AWDCH_Pos)

0x08000000

◆ ADC_CFGR1_AWDCH_2

#define ADC_CFGR1_AWDCH_2   (0x04UL << ADC_CFGR1_AWDCH_Pos)

0x10000000

◆ ADC_CFGR1_AWDCH_3

#define ADC_CFGR1_AWDCH_3   (0x08UL << ADC_CFGR1_AWDCH_Pos)

0x20000000

◆ ADC_CFGR1_AWDCH_4

#define ADC_CFGR1_AWDCH_4   (0x10UL << ADC_CFGR1_AWDCH_Pos)

0x40000000

◆ ADC_CFGR1_AWDCH_Msk

#define ADC_CFGR1_AWDCH_Msk   (0x1FUL << ADC_CFGR1_AWDCH_Pos)

0x7C000000

◆ ADC_CFGR1_AWDCH_Pos

#define ADC_CFGR1_AWDCH_Pos   (26U)

◆ ADC_CFGR1_AWDEN

#define ADC_CFGR1_AWDEN   ADC_CFGR1_AWDEN_Msk

Analog watchdog enable on regular channels

◆ ADC_CFGR1_AWDEN_Msk

#define ADC_CFGR1_AWDEN_Msk   (0x1UL << ADC_CFGR1_AWDEN_Pos)

0x00800000

◆ ADC_CFGR1_AWDEN_Pos

#define ADC_CFGR1_AWDEN_Pos   (23U)

◆ ADC_CFGR1_AWDSGL

#define ADC_CFGR1_AWDSGL   ADC_CFGR1_AWDSGL_Msk

Enable the watchdog on a single channel or on all channels

◆ ADC_CFGR1_AWDSGL_Msk

#define ADC_CFGR1_AWDSGL_Msk   (0x1UL << ADC_CFGR1_AWDSGL_Pos)

0x00400000

◆ ADC_CFGR1_AWDSGL_Pos

#define ADC_CFGR1_AWDSGL_Pos   (22U)

◆ ADC_CFGR1_CONT

#define ADC_CFGR1_CONT   ADC_CFGR1_CONT_Msk

Continuous Conversion

◆ ADC_CFGR1_CONT_Msk

#define ADC_CFGR1_CONT_Msk   (0x1UL << ADC_CFGR1_CONT_Pos)

0x00002000

◆ ADC_CFGR1_CONT_Pos

#define ADC_CFGR1_CONT_Pos   (13U)

◆ ADC_CFGR1_DISCEN

#define ADC_CFGR1_DISCEN   ADC_CFGR1_DISCEN_Msk

Discontinuous mode on regular channels

◆ ADC_CFGR1_DISCEN_Msk

#define ADC_CFGR1_DISCEN_Msk   (0x1UL << ADC_CFGR1_DISCEN_Pos)

0x00010000

◆ ADC_CFGR1_DISCEN_Pos

#define ADC_CFGR1_DISCEN_Pos   (16U)

◆ ADC_CFGR1_DMACFG

#define ADC_CFGR1_DMACFG   ADC_CFGR1_DMACFG_Msk

Direct memory access configuration

◆ ADC_CFGR1_DMACFG_Msk

#define ADC_CFGR1_DMACFG_Msk   (0x1UL << ADC_CFGR1_DMACFG_Pos)

0x00000002

◆ ADC_CFGR1_DMACFG_Pos

#define ADC_CFGR1_DMACFG_Pos   (1U)

◆ ADC_CFGR1_DMAEN

#define ADC_CFGR1_DMAEN   ADC_CFGR1_DMAEN_Msk

Direct memory access enable

◆ ADC_CFGR1_DMAEN_Msk

#define ADC_CFGR1_DMAEN_Msk   (0x1UL << ADC_CFGR1_DMAEN_Pos)

0x00000001

◆ ADC_CFGR1_DMAEN_Pos

#define ADC_CFGR1_DMAEN_Pos   (0U)

◆ ADC_CFGR1_EXTEN

#define ADC_CFGR1_EXTEN   ADC_CFGR1_EXTEN_Msk

EXTEN[1:0] bits (External Trigger Conversion mode for regular channels)

◆ ADC_CFGR1_EXTEN_0

#define ADC_CFGR1_EXTEN_0   (0x1UL << ADC_CFGR1_EXTEN_Pos)

0x00000400

◆ ADC_CFGR1_EXTEN_1

#define ADC_CFGR1_EXTEN_1   (0x2UL << ADC_CFGR1_EXTEN_Pos)

0x00000800

◆ ADC_CFGR1_EXTEN_Msk

#define ADC_CFGR1_EXTEN_Msk   (0x3UL << ADC_CFGR1_EXTEN_Pos)

0x00000C00

◆ ADC_CFGR1_EXTEN_Pos

#define ADC_CFGR1_EXTEN_Pos   (10U)

◆ ADC_CFGR1_EXTSEL

#define ADC_CFGR1_EXTSEL   ADC_CFGR1_EXTSEL_Msk

EXTSEL[2:0] bits (External Event Select for regular group)

◆ ADC_CFGR1_EXTSEL_0

#define ADC_CFGR1_EXTSEL_0   (0x1UL << ADC_CFGR1_EXTSEL_Pos)

0x00000040

◆ ADC_CFGR1_EXTSEL_1

#define ADC_CFGR1_EXTSEL_1   (0x2UL << ADC_CFGR1_EXTSEL_Pos)

0x00000080

◆ ADC_CFGR1_EXTSEL_2

#define ADC_CFGR1_EXTSEL_2   (0x4UL << ADC_CFGR1_EXTSEL_Pos)

0x00000100

◆ ADC_CFGR1_EXTSEL_Msk

#define ADC_CFGR1_EXTSEL_Msk   (0x7UL << ADC_CFGR1_EXTSEL_Pos)

0x000001C0

◆ ADC_CFGR1_EXTSEL_Pos

#define ADC_CFGR1_EXTSEL_Pos   (6U)

◆ ADC_CFGR1_OVRMOD

#define ADC_CFGR1_OVRMOD   ADC_CFGR1_OVRMOD_Msk

Overrun mode

◆ ADC_CFGR1_OVRMOD_Msk

#define ADC_CFGR1_OVRMOD_Msk   (0x1UL << ADC_CFGR1_OVRMOD_Pos)

0x00001000

◆ ADC_CFGR1_OVRMOD_Pos

#define ADC_CFGR1_OVRMOD_Pos   (12U)

◆ ADC_CFGR1_RES

#define ADC_CFGR1_RES   ADC_CFGR1_RES_Msk

RES[1:0] bits (Resolution)

◆ ADC_CFGR1_RES_0

#define ADC_CFGR1_RES_0   (0x1UL << ADC_CFGR1_RES_Pos)

0x00000008

◆ ADC_CFGR1_RES_1

#define ADC_CFGR1_RES_1   (0x2UL << ADC_CFGR1_RES_Pos)

0x00000010

◆ ADC_CFGR1_RES_Msk

#define ADC_CFGR1_RES_Msk   (0x3UL << ADC_CFGR1_RES_Pos)

0x00000018

◆ ADC_CFGR1_RES_Pos

#define ADC_CFGR1_RES_Pos   (3U)

◆ ADC_CFGR1_SCANDIR

#define ADC_CFGR1_SCANDIR   ADC_CFGR1_SCANDIR_Msk

Sequence scan direction

◆ ADC_CFGR1_SCANDIR_Msk

#define ADC_CFGR1_SCANDIR_Msk   (0x1UL << ADC_CFGR1_SCANDIR_Pos)

0x00000004

◆ ADC_CFGR1_SCANDIR_Pos

#define ADC_CFGR1_SCANDIR_Pos   (2U)

◆ ADC_CFGR1_WAIT

#define ADC_CFGR1_WAIT   ADC_CFGR1_WAIT_Msk

ADC wait conversion mode

◆ ADC_CFGR1_WAIT_Msk

#define ADC_CFGR1_WAIT_Msk   (0x1UL << ADC_CFGR1_WAIT_Pos)

0x00004000

◆ ADC_CFGR1_WAIT_Pos

#define ADC_CFGR1_WAIT_Pos   (14U)

◆ ADC_CFGR2_CKMODE

#define ADC_CFGR2_CKMODE   ADC_CFGR2_CKMODE_Msk

CKMODE [1:0] bits (ADC clock mode)

◆ ADC_CFGR2_CKMODE_0

#define ADC_CFGR2_CKMODE_0   (0x1UL << ADC_CFGR2_CKMODE_Pos)

0x40000000

◆ ADC_CFGR2_CKMODE_1

#define ADC_CFGR2_CKMODE_1   (0x2UL << ADC_CFGR2_CKMODE_Pos)

0x80000000

◆ ADC_CFGR2_CKMODE_Msk

#define ADC_CFGR2_CKMODE_Msk   (0x3UL << ADC_CFGR2_CKMODE_Pos)

0xC0000000

◆ ADC_CFGR2_CKMODE_Pos

#define ADC_CFGR2_CKMODE_Pos   (30U)

◆ ADC_CFGR2_OVSE

#define ADC_CFGR2_OVSE   ADC_CFGR2_OVSE_Msk

Oversampler Enable

◆ ADC_CFGR2_OVSE_Msk

#define ADC_CFGR2_OVSE_Msk   (0x1UL << ADC_CFGR2_OVSE_Pos)

0x00000001

◆ ADC_CFGR2_OVSE_Pos

#define ADC_CFGR2_OVSE_Pos   (0U)

◆ ADC_CFGR2_OVSR

#define ADC_CFGR2_OVSR   ADC_CFGR2_OVSR_Msk

OVSR [2:0] bits (Oversampling ratio)

◆ ADC_CFGR2_OVSR_0

#define ADC_CFGR2_OVSR_0   (0x1UL << ADC_CFGR2_OVSR_Pos)

0x00000004

◆ ADC_CFGR2_OVSR_1

#define ADC_CFGR2_OVSR_1   (0x2UL << ADC_CFGR2_OVSR_Pos)

0x00000008

◆ ADC_CFGR2_OVSR_2

#define ADC_CFGR2_OVSR_2   (0x4UL << ADC_CFGR2_OVSR_Pos)

0x00000010

◆ ADC_CFGR2_OVSR_Msk

#define ADC_CFGR2_OVSR_Msk   (0x7UL << ADC_CFGR2_OVSR_Pos)

0x0000001C

◆ ADC_CFGR2_OVSR_Pos

#define ADC_CFGR2_OVSR_Pos   (2U)

◆ ADC_CFGR2_OVSS

#define ADC_CFGR2_OVSS   ADC_CFGR2_OVSS_Msk

OVSS [3:0] bits (Oversampling shift)

◆ ADC_CFGR2_OVSS_0

#define ADC_CFGR2_OVSS_0   (0x1UL << ADC_CFGR2_OVSS_Pos)

0x00000020

◆ ADC_CFGR2_OVSS_1

#define ADC_CFGR2_OVSS_1   (0x2UL << ADC_CFGR2_OVSS_Pos)

0x00000040

◆ ADC_CFGR2_OVSS_2

#define ADC_CFGR2_OVSS_2   (0x4UL << ADC_CFGR2_OVSS_Pos)

0x00000080

◆ ADC_CFGR2_OVSS_3

#define ADC_CFGR2_OVSS_3   (0x8UL << ADC_CFGR2_OVSS_Pos)

0x00000100

◆ ADC_CFGR2_OVSS_Msk

#define ADC_CFGR2_OVSS_Msk   (0xFUL << ADC_CFGR2_OVSS_Pos)

0x000001E0

◆ ADC_CFGR2_OVSS_Pos

#define ADC_CFGR2_OVSS_Pos   (5U)

◆ ADC_CFGR2_TOVS

#define ADC_CFGR2_TOVS   ADC_CFGR2_TOVS_Msk

Triggered Oversampling

◆ ADC_CFGR2_TOVS_Msk

#define ADC_CFGR2_TOVS_Msk   (0x1UL << ADC_CFGR2_TOVS_Pos)

0x80000200

◆ ADC_CFGR2_TOVS_Pos

#define ADC_CFGR2_TOVS_Pos   (9U)

◆ ADC_CHSELR_CHSEL

#define ADC_CHSELR_CHSEL   ADC_CHSELR_CHSEL_Msk

ADC group regular sequencer channels

◆ ADC_CHSELR_CHSEL0

#define ADC_CHSELR_CHSEL0   ADC_CHSELR_CHSEL0_Msk

Channel 0 selection

◆ ADC_CHSELR_CHSEL0_Msk

#define ADC_CHSELR_CHSEL0_Msk   (0x1UL << ADC_CHSELR_CHSEL0_Pos)

0x00000001

◆ ADC_CHSELR_CHSEL0_Pos

#define ADC_CHSELR_CHSEL0_Pos   (0U)

◆ ADC_CHSELR_CHSEL1

#define ADC_CHSELR_CHSEL1   ADC_CHSELR_CHSEL1_Msk

Channel 1 selection

◆ ADC_CHSELR_CHSEL10

#define ADC_CHSELR_CHSEL10   ADC_CHSELR_CHSEL10_Msk

Channel 10 selection

◆ ADC_CHSELR_CHSEL10_Msk

#define ADC_CHSELR_CHSEL10_Msk   (0x1UL << ADC_CHSELR_CHSEL10_Pos)

0x00000400

◆ ADC_CHSELR_CHSEL10_Pos

#define ADC_CHSELR_CHSEL10_Pos   (10U)

◆ ADC_CHSELR_CHSEL11

#define ADC_CHSELR_CHSEL11   ADC_CHSELR_CHSEL11_Msk

Channel 11 selection

◆ ADC_CHSELR_CHSEL11_Msk

#define ADC_CHSELR_CHSEL11_Msk   (0x1UL << ADC_CHSELR_CHSEL11_Pos)

0x00000800

◆ ADC_CHSELR_CHSEL11_Pos

#define ADC_CHSELR_CHSEL11_Pos   (11U)

◆ ADC_CHSELR_CHSEL12

#define ADC_CHSELR_CHSEL12   ADC_CHSELR_CHSEL12_Msk

Channel 12 selection

◆ ADC_CHSELR_CHSEL12_Msk

#define ADC_CHSELR_CHSEL12_Msk   (0x1UL << ADC_CHSELR_CHSEL12_Pos)

0x00001000

◆ ADC_CHSELR_CHSEL12_Pos

#define ADC_CHSELR_CHSEL12_Pos   (12U)

◆ ADC_CHSELR_CHSEL13

#define ADC_CHSELR_CHSEL13   ADC_CHSELR_CHSEL13_Msk

Channel 13 selection

◆ ADC_CHSELR_CHSEL13_Msk

#define ADC_CHSELR_CHSEL13_Msk   (0x1UL << ADC_CHSELR_CHSEL13_Pos)

0x00002000

◆ ADC_CHSELR_CHSEL13_Pos

#define ADC_CHSELR_CHSEL13_Pos   (13U)

◆ ADC_CHSELR_CHSEL14

#define ADC_CHSELR_CHSEL14   ADC_CHSELR_CHSEL14_Msk

Channel 14 selection

◆ ADC_CHSELR_CHSEL14_Msk

#define ADC_CHSELR_CHSEL14_Msk   (0x1UL << ADC_CHSELR_CHSEL14_Pos)

0x00004000

◆ ADC_CHSELR_CHSEL14_Pos

#define ADC_CHSELR_CHSEL14_Pos   (14U)

◆ ADC_CHSELR_CHSEL15

#define ADC_CHSELR_CHSEL15   ADC_CHSELR_CHSEL15_Msk

Channel 15 selection

◆ ADC_CHSELR_CHSEL15_Msk

#define ADC_CHSELR_CHSEL15_Msk   (0x1UL << ADC_CHSELR_CHSEL15_Pos)

0x00008000

◆ ADC_CHSELR_CHSEL15_Pos

#define ADC_CHSELR_CHSEL15_Pos   (15U)

◆ ADC_CHSELR_CHSEL16

#define ADC_CHSELR_CHSEL16   ADC_CHSELR_CHSEL16_Msk

Channel 16 selection

◆ ADC_CHSELR_CHSEL16_Msk

#define ADC_CHSELR_CHSEL16_Msk   (0x1UL << ADC_CHSELR_CHSEL16_Pos)

0x00010000

◆ ADC_CHSELR_CHSEL16_Pos

#define ADC_CHSELR_CHSEL16_Pos   (16U)

◆ ADC_CHSELR_CHSEL17

#define ADC_CHSELR_CHSEL17   ADC_CHSELR_CHSEL17_Msk

Channel 17 selection

◆ ADC_CHSELR_CHSEL17_Msk

#define ADC_CHSELR_CHSEL17_Msk   (0x1UL << ADC_CHSELR_CHSEL17_Pos)

0x00020000

◆ ADC_CHSELR_CHSEL17_Pos

#define ADC_CHSELR_CHSEL17_Pos   (17U)

◆ ADC_CHSELR_CHSEL18

#define ADC_CHSELR_CHSEL18   ADC_CHSELR_CHSEL18_Msk

Channel 18 selection

◆ ADC_CHSELR_CHSEL18_Msk

#define ADC_CHSELR_CHSEL18_Msk   (0x1UL << ADC_CHSELR_CHSEL18_Pos)

0x00040000

◆ ADC_CHSELR_CHSEL18_Pos

#define ADC_CHSELR_CHSEL18_Pos   (18U)

◆ ADC_CHSELR_CHSEL1_Msk

#define ADC_CHSELR_CHSEL1_Msk   (0x1UL << ADC_CHSELR_CHSEL1_Pos)

0x00000002

◆ ADC_CHSELR_CHSEL1_Pos

#define ADC_CHSELR_CHSEL1_Pos   (1U)

◆ ADC_CHSELR_CHSEL2

#define ADC_CHSELR_CHSEL2   ADC_CHSELR_CHSEL2_Msk

Channel 2 selection

◆ ADC_CHSELR_CHSEL2_Msk

#define ADC_CHSELR_CHSEL2_Msk   (0x1UL << ADC_CHSELR_CHSEL2_Pos)

0x00000004

◆ ADC_CHSELR_CHSEL2_Pos

#define ADC_CHSELR_CHSEL2_Pos   (2U)

◆ ADC_CHSELR_CHSEL3

#define ADC_CHSELR_CHSEL3   ADC_CHSELR_CHSEL3_Msk

Channel 3 selection

◆ ADC_CHSELR_CHSEL3_Msk

#define ADC_CHSELR_CHSEL3_Msk   (0x1UL << ADC_CHSELR_CHSEL3_Pos)

0x00000008

◆ ADC_CHSELR_CHSEL3_Pos

#define ADC_CHSELR_CHSEL3_Pos   (3U)

◆ ADC_CHSELR_CHSEL4

#define ADC_CHSELR_CHSEL4   ADC_CHSELR_CHSEL4_Msk

Channel 4 selection

◆ ADC_CHSELR_CHSEL4_Msk

#define ADC_CHSELR_CHSEL4_Msk   (0x1UL << ADC_CHSELR_CHSEL4_Pos)

0x00000010

◆ ADC_CHSELR_CHSEL4_Pos

#define ADC_CHSELR_CHSEL4_Pos   (4U)

◆ ADC_CHSELR_CHSEL5

#define ADC_CHSELR_CHSEL5   ADC_CHSELR_CHSEL5_Msk

Channel 5 selection

◆ ADC_CHSELR_CHSEL5_Msk

#define ADC_CHSELR_CHSEL5_Msk   (0x1UL << ADC_CHSELR_CHSEL5_Pos)

0x00000020

◆ ADC_CHSELR_CHSEL5_Pos

#define ADC_CHSELR_CHSEL5_Pos   (5U)

◆ ADC_CHSELR_CHSEL6

#define ADC_CHSELR_CHSEL6   ADC_CHSELR_CHSEL6_Msk

Channel 6 selection

◆ ADC_CHSELR_CHSEL6_Msk

#define ADC_CHSELR_CHSEL6_Msk   (0x1UL << ADC_CHSELR_CHSEL6_Pos)

0x00000040

◆ ADC_CHSELR_CHSEL6_Pos

#define ADC_CHSELR_CHSEL6_Pos   (6U)

◆ ADC_CHSELR_CHSEL7

#define ADC_CHSELR_CHSEL7   ADC_CHSELR_CHSEL7_Msk

Channel 7 selection

◆ ADC_CHSELR_CHSEL7_Msk

#define ADC_CHSELR_CHSEL7_Msk   (0x1UL << ADC_CHSELR_CHSEL7_Pos)

0x00000080

◆ ADC_CHSELR_CHSEL7_Pos

#define ADC_CHSELR_CHSEL7_Pos   (7U)

◆ ADC_CHSELR_CHSEL8

#define ADC_CHSELR_CHSEL8   ADC_CHSELR_CHSEL8_Msk

Channel 8 selection

◆ ADC_CHSELR_CHSEL8_Msk

#define ADC_CHSELR_CHSEL8_Msk   (0x1UL << ADC_CHSELR_CHSEL8_Pos)

0x00000100

◆ ADC_CHSELR_CHSEL8_Pos

#define ADC_CHSELR_CHSEL8_Pos   (8U)

◆ ADC_CHSELR_CHSEL9

#define ADC_CHSELR_CHSEL9   ADC_CHSELR_CHSEL9_Msk

Channel 9 selection

◆ ADC_CHSELR_CHSEL9_Msk

#define ADC_CHSELR_CHSEL9_Msk   (0x1UL << ADC_CHSELR_CHSEL9_Pos)

0x00000200

◆ ADC_CHSELR_CHSEL9_Pos

#define ADC_CHSELR_CHSEL9_Pos   (9U)

◆ ADC_CHSELR_CHSEL_Msk

#define ADC_CHSELR_CHSEL_Msk   (0x7FFFFUL << ADC_CHSELR_CHSEL_Pos)

0x0007FFFF

◆ ADC_CHSELR_CHSEL_Pos

#define ADC_CHSELR_CHSEL_Pos   (0U)

◆ ADC_CR_ADCAL

#define ADC_CR_ADCAL   ADC_CR_ADCAL_Msk

ADC calibration

◆ ADC_CR_ADCAL_Msk

#define ADC_CR_ADCAL_Msk   (0x1UL << ADC_CR_ADCAL_Pos)

0x80000000

◆ ADC_CR_ADCAL_Pos

#define ADC_CR_ADCAL_Pos   (31U)

◆ ADC_CR_ADDIS

#define ADC_CR_ADDIS   ADC_CR_ADDIS_Msk

ADC disable command

◆ ADC_CR_ADDIS_Msk

#define ADC_CR_ADDIS_Msk   (0x1UL << ADC_CR_ADDIS_Pos)

0x00000002

◆ ADC_CR_ADDIS_Pos

#define ADC_CR_ADDIS_Pos   (1U)

◆ ADC_CR_ADEN

#define ADC_CR_ADEN   ADC_CR_ADEN_Msk /*!< ADC enable control */ /*#### TBV */

◆ ADC_CR_ADEN_Msk

#define ADC_CR_ADEN_Msk   (0x1UL << ADC_CR_ADEN_Pos)

0x00000001

◆ ADC_CR_ADEN_Pos

#define ADC_CR_ADEN_Pos   (0U)

◆ ADC_CR_ADSTART

#define ADC_CR_ADSTART   ADC_CR_ADSTART_Msk

ADC start of conversion

◆ ADC_CR_ADSTART_Msk

#define ADC_CR_ADSTART_Msk   (0x1UL << ADC_CR_ADSTART_Pos)

0x00000004

◆ ADC_CR_ADSTART_Pos

#define ADC_CR_ADSTART_Pos   (2U)

◆ ADC_CR_ADSTP

#define ADC_CR_ADSTP   ADC_CR_ADSTP_Msk

ADC stop of conversion command

◆ ADC_CR_ADSTP_Msk

#define ADC_CR_ADSTP_Msk   (0x1UL << ADC_CR_ADSTP_Pos)

0x00000010

◆ ADC_CR_ADSTP_Pos

#define ADC_CR_ADSTP_Pos   (4U)

◆ ADC_CR_ADVREGEN

#define ADC_CR_ADVREGEN   ADC_CR_ADVREGEN_Msk

ADC Voltage Regulator Enable

◆ ADC_CR_ADVREGEN_Msk

#define ADC_CR_ADVREGEN_Msk   (0x1UL << ADC_CR_ADVREGEN_Pos)

0x10000000

◆ ADC_CR_ADVREGEN_Pos

#define ADC_CR_ADVREGEN_Pos   (28U)

◆ ADC_DR_DATA

#define ADC_DR_DATA   ADC_DR_DATA_Msk

Regular data

◆ ADC_DR_DATA_Msk

#define ADC_DR_DATA_Msk   (0xFFFFUL << ADC_DR_DATA_Pos)

0x0000FFFF

◆ ADC_DR_DATA_Pos

#define ADC_DR_DATA_Pos   (0U)

◆ ADC_IER_ADRDYIE

#define ADC_IER_ADRDYIE   ADC_IER_ADRDYIE_Msk

ADC Ready interrupt enable

◆ ADC_IER_ADRDYIE_Msk

#define ADC_IER_ADRDYIE_Msk   (0x1UL << ADC_IER_ADRDYIE_Pos)

0x00000001

◆ ADC_IER_ADRDYIE_Pos

#define ADC_IER_ADRDYIE_Pos   (0U)

◆ ADC_IER_AWDIE

#define ADC_IER_AWDIE   ADC_IER_AWDIE_Msk

Analog Watchdog interrupt enable

◆ ADC_IER_AWDIE_Msk

#define ADC_IER_AWDIE_Msk   (0x1UL << ADC_IER_AWDIE_Pos)

0x00000080

◆ ADC_IER_AWDIE_Pos

#define ADC_IER_AWDIE_Pos   (7U)

◆ ADC_IER_EOCALIE

#define ADC_IER_EOCALIE   ADC_IER_EOCALIE_Msk

Enf Of Calibration interrupt enable

◆ ADC_IER_EOCALIE_Msk

#define ADC_IER_EOCALIE_Msk   (0x1UL << ADC_IER_EOCALIE_Pos)

0x00000800

◆ ADC_IER_EOCALIE_Pos

#define ADC_IER_EOCALIE_Pos   (11U)

◆ ADC_IER_EOCIE

#define ADC_IER_EOCIE   ADC_IER_EOCIE_Msk

End of Conversion interrupt enable

◆ ADC_IER_EOCIE_Msk

#define ADC_IER_EOCIE_Msk   (0x1UL << ADC_IER_EOCIE_Pos)

0x00000004

◆ ADC_IER_EOCIE_Pos

#define ADC_IER_EOCIE_Pos   (2U)

◆ ADC_IER_EOSEQIE

#define ADC_IER_EOSEQIE   ADC_IER_EOSEQIE_Msk

End of Sequence of conversion interrupt enable

◆ ADC_IER_EOSEQIE_Msk

#define ADC_IER_EOSEQIE_Msk   (0x1UL << ADC_IER_EOSEQIE_Pos)

0x00000008

◆ ADC_IER_EOSEQIE_Pos

#define ADC_IER_EOSEQIE_Pos   (3U)

◆ ADC_IER_EOSIE

#define ADC_IER_EOSIE   ADC_IER_EOSEQIE

◆ ADC_IER_EOSMPIE

#define ADC_IER_EOSMPIE   ADC_IER_EOSMPIE_Msk

End of sampling interrupt enable

◆ ADC_IER_EOSMPIE_Msk

#define ADC_IER_EOSMPIE_Msk   (0x1UL << ADC_IER_EOSMPIE_Pos)

0x00000002

◆ ADC_IER_EOSMPIE_Pos

#define ADC_IER_EOSMPIE_Pos   (1U)

◆ ADC_IER_OVRIE

#define ADC_IER_OVRIE   ADC_IER_OVRIE_Msk

Overrun interrupt enable

◆ ADC_IER_OVRIE_Msk

#define ADC_IER_OVRIE_Msk   (0x1UL << ADC_IER_OVRIE_Pos)

0x00000010

◆ ADC_IER_OVRIE_Pos

#define ADC_IER_OVRIE_Pos   (4U)

◆ ADC_ISR_ADRDY

#define ADC_ISR_ADRDY   ADC_ISR_ADRDY_Msk

ADC Ready

◆ ADC_ISR_ADRDY_Msk

#define ADC_ISR_ADRDY_Msk   (0x1UL << ADC_ISR_ADRDY_Pos)

0x00000001

◆ ADC_ISR_ADRDY_Pos

#define ADC_ISR_ADRDY_Pos   (0U)

◆ ADC_ISR_AWD

#define ADC_ISR_AWD   ADC_ISR_AWD_Msk

Analog watchdog flag

◆ ADC_ISR_AWD_Msk

#define ADC_ISR_AWD_Msk   (0x1UL << ADC_ISR_AWD_Pos)

0x00000080

◆ ADC_ISR_AWD_Pos

#define ADC_ISR_AWD_Pos   (7U)

◆ ADC_ISR_EOC

#define ADC_ISR_EOC   ADC_ISR_EOC_Msk

End of Conversion

◆ ADC_ISR_EOC_Msk

#define ADC_ISR_EOC_Msk   (0x1UL << ADC_ISR_EOC_Pos)

0x00000004

◆ ADC_ISR_EOC_Pos

#define ADC_ISR_EOC_Pos   (2U)

◆ ADC_ISR_EOCAL

#define ADC_ISR_EOCAL   ADC_ISR_EOCAL_Msk

End of calibration flag

◆ ADC_ISR_EOCAL_Msk

#define ADC_ISR_EOCAL_Msk   (0x1UL << ADC_ISR_EOCAL_Pos)

0x00000800

◆ ADC_ISR_EOCAL_Pos

#define ADC_ISR_EOCAL_Pos   (11U)

◆ ADC_ISR_EOS

#define ADC_ISR_EOS   ADC_ISR_EOSEQ

◆ ADC_ISR_EOSEQ

#define ADC_ISR_EOSEQ   ADC_ISR_EOSEQ_Msk

End of Sequence flag

◆ ADC_ISR_EOSEQ_Msk

#define ADC_ISR_EOSEQ_Msk   (0x1UL << ADC_ISR_EOSEQ_Pos)

0x00000008

◆ ADC_ISR_EOSEQ_Pos

#define ADC_ISR_EOSEQ_Pos   (3U)

◆ ADC_ISR_EOSMP

#define ADC_ISR_EOSMP   ADC_ISR_EOSMP_Msk

End of sampling flag

◆ ADC_ISR_EOSMP_Msk

#define ADC_ISR_EOSMP_Msk   (0x1UL << ADC_ISR_EOSMP_Pos)

0x00000002

◆ ADC_ISR_EOSMP_Pos

#define ADC_ISR_EOSMP_Pos   (1U)

◆ ADC_ISR_OVR

#define ADC_ISR_OVR   ADC_ISR_OVR_Msk

Overrun flag

◆ ADC_ISR_OVR_Msk

#define ADC_ISR_OVR_Msk   (0x1UL << ADC_ISR_OVR_Pos)

0x00000010

◆ ADC_ISR_OVR_Pos

#define ADC_ISR_OVR_Pos   (4U)

◆ ADC_SMPR_SMP

#define ADC_SMPR_SMP   ADC_SMPR_SMP_Msk

SMPR[2:0] bits (Sampling time selection)

◆ ADC_SMPR_SMP_0

#define ADC_SMPR_SMP_0   (0x1UL << ADC_SMPR_SMP_Pos)

0x00000001

◆ ADC_SMPR_SMP_1

#define ADC_SMPR_SMP_1   (0x2UL << ADC_SMPR_SMP_Pos)

0x00000002

◆ ADC_SMPR_SMP_2

#define ADC_SMPR_SMP_2   (0x4UL << ADC_SMPR_SMP_Pos)

0x00000004

◆ ADC_SMPR_SMP_Msk

#define ADC_SMPR_SMP_Msk   (0x7UL << ADC_SMPR_SMP_Pos)

0x00000007

◆ ADC_SMPR_SMP_Pos

#define ADC_SMPR_SMP_Pos   (0U)

◆ ADC_SMPR_SMPR

#define ADC_SMPR_SMPR   ADC_SMPR_SMP

◆ ADC_SMPR_SMPR_0

#define ADC_SMPR_SMPR_0   ADC_SMPR_SMP_0

◆ ADC_SMPR_SMPR_1

#define ADC_SMPR_SMPR_1   ADC_SMPR_SMP_1

◆ ADC_SMPR_SMPR_2

#define ADC_SMPR_SMPR_2   ADC_SMPR_SMP_2

◆ ADC_TR_HT

#define ADC_TR_HT   ADC_TR_HT_Msk

Analog watchdog high threshold

◆ ADC_TR_HT_Msk

#define ADC_TR_HT_Msk   (0xFFFUL << ADC_TR_HT_Pos)

0x0FFF0000

◆ ADC_TR_HT_Pos

#define ADC_TR_HT_Pos   (16U)

◆ ADC_TR_LT

#define ADC_TR_LT   ADC_TR_LT_Msk

Analog watchdog low threshold

◆ ADC_TR_LT_Msk

#define ADC_TR_LT_Msk   (0xFFFUL << ADC_TR_LT_Pos)

0x00000FFF

◆ ADC_TR_LT_Pos

#define ADC_TR_LT_Pos   (0U)

◆ COMP_CSR_COMP1EN

#define COMP_CSR_COMP1EN   COMP_CSR_COMP1EN_Msk

COMP1 enable

◆ COMP_CSR_COMP1EN_Msk

#define COMP_CSR_COMP1EN_Msk   (0x1UL << COMP_CSR_COMP1EN_Pos)

0x00000001

◆ COMP_CSR_COMP1EN_Pos

#define COMP_CSR_COMP1EN_Pos   (0U)

◆ COMP_CSR_COMP1INNSEL

#define COMP_CSR_COMP1INNSEL   COMP_CSR_COMP1INNSEL_Msk

COMP1 inverting input select

◆ COMP_CSR_COMP1INNSEL_0

#define COMP_CSR_COMP1INNSEL_0   (0x1UL << COMP_CSR_COMP1INNSEL_Pos)

0x00000010

◆ COMP_CSR_COMP1INNSEL_1

#define COMP_CSR_COMP1INNSEL_1   (0x2UL << COMP_CSR_COMP1INNSEL_Pos)

0x00000020

◆ COMP_CSR_COMP1INNSEL_Msk

#define COMP_CSR_COMP1INNSEL_Msk   (0x3UL << COMP_CSR_COMP1INNSEL_Pos)

0x00000030

◆ COMP_CSR_COMP1INNSEL_Pos

#define COMP_CSR_COMP1INNSEL_Pos   (4U)

◆ COMP_CSR_COMP1LOCK

#define COMP_CSR_COMP1LOCK   COMP_CSR_COMP1LOCK_Msk

COMP1 lock

◆ COMP_CSR_COMP1LOCK_Msk

#define COMP_CSR_COMP1LOCK_Msk   (0x1UL << COMP_CSR_COMP1LOCK_Pos)

0x80000000

◆ COMP_CSR_COMP1LOCK_Pos

#define COMP_CSR_COMP1LOCK_Pos   (31U)

◆ COMP_CSR_COMP1LPTIM1IN1

#define COMP_CSR_COMP1LPTIM1IN1   COMP_CSR_COMP1LPTIM1IN1_Msk

COMP1 LPTIM1 IN1 connection

◆ COMP_CSR_COMP1LPTIM1IN1_Msk

#define COMP_CSR_COMP1LPTIM1IN1_Msk   (0x1UL << COMP_CSR_COMP1LPTIM1IN1_Pos)

0x00001000

◆ COMP_CSR_COMP1LPTIM1IN1_Pos

#define COMP_CSR_COMP1LPTIM1IN1_Pos   (12U)

◆ COMP_CSR_COMP1POLARITY

#define COMP_CSR_COMP1POLARITY   COMP_CSR_COMP1POLARITY_Msk

COMP1 output polarity

◆ COMP_CSR_COMP1POLARITY_Msk

#define COMP_CSR_COMP1POLARITY_Msk   (0x1UL << COMP_CSR_COMP1POLARITY_Pos)

0x00008000

◆ COMP_CSR_COMP1POLARITY_Pos

#define COMP_CSR_COMP1POLARITY_Pos   (15U)

◆ COMP_CSR_COMP1VALUE

#define COMP_CSR_COMP1VALUE   COMP_CSR_COMP1VALUE_Msk

COMP1 output level

◆ COMP_CSR_COMP1VALUE_Msk

#define COMP_CSR_COMP1VALUE_Msk   (0x1UL << COMP_CSR_COMP1VALUE_Pos)

0x40000000

◆ COMP_CSR_COMP1VALUE_Pos

#define COMP_CSR_COMP1VALUE_Pos   (30U)

◆ COMP_CSR_COMP1WM

#define COMP_CSR_COMP1WM   COMP_CSR_COMP1WM_Msk

Comparators window mode enable

◆ COMP_CSR_COMP1WM_Msk

#define COMP_CSR_COMP1WM_Msk   (0x1UL << COMP_CSR_COMP1WM_Pos)

0x00000100

◆ COMP_CSR_COMP1WM_Pos

#define COMP_CSR_COMP1WM_Pos   (8U)

◆ COMP_CSR_COMP2EN

#define COMP_CSR_COMP2EN   COMP_CSR_COMP2EN_Msk

COMP2 enable

◆ COMP_CSR_COMP2EN_Msk

#define COMP_CSR_COMP2EN_Msk   (0x1UL << COMP_CSR_COMP2EN_Pos)

0x00000001

◆ COMP_CSR_COMP2EN_Pos

#define COMP_CSR_COMP2EN_Pos   (0U)

◆ COMP_CSR_COMP2INNSEL

#define COMP_CSR_COMP2INNSEL   COMP_CSR_COMP2INNSEL_Msk

COMP2 inverting input select

◆ COMP_CSR_COMP2INNSEL_0

#define COMP_CSR_COMP2INNSEL_0   (0x1UL << COMP_CSR_COMP2INNSEL_Pos)

0x00000010

◆ COMP_CSR_COMP2INNSEL_1

#define COMP_CSR_COMP2INNSEL_1   (0x2UL << COMP_CSR_COMP2INNSEL_Pos)

0x00000020

◆ COMP_CSR_COMP2INNSEL_2

#define COMP_CSR_COMP2INNSEL_2   (0x4UL << COMP_CSR_COMP2INNSEL_Pos)

0x00000040

◆ COMP_CSR_COMP2INNSEL_Msk

#define COMP_CSR_COMP2INNSEL_Msk   (0x7UL << COMP_CSR_COMP2INNSEL_Pos)

0x00000070

◆ COMP_CSR_COMP2INNSEL_Pos

#define COMP_CSR_COMP2INNSEL_Pos   (4U)

◆ COMP_CSR_COMP2INPSEL

#define COMP_CSR_COMP2INPSEL   COMP_CSR_COMP2INPSEL_Msk

COMPx non inverting input select

◆ COMP_CSR_COMP2INPSEL_0

#define COMP_CSR_COMP2INPSEL_0   (0x1UL << COMP_CSR_COMP2INPSEL_Pos)

0x00000100

◆ COMP_CSR_COMP2INPSEL_1

#define COMP_CSR_COMP2INPSEL_1   (0x2UL << COMP_CSR_COMP2INPSEL_Pos)

0x00000200

◆ COMP_CSR_COMP2INPSEL_2

#define COMP_CSR_COMP2INPSEL_2   (0x4UL << COMP_CSR_COMP2INPSEL_Pos)

0x00000400

◆ COMP_CSR_COMP2INPSEL_Msk

#define COMP_CSR_COMP2INPSEL_Msk   (0x7UL << COMP_CSR_COMP2INPSEL_Pos)

0x00000700

◆ COMP_CSR_COMP2INPSEL_Pos

#define COMP_CSR_COMP2INPSEL_Pos   (8U)

◆ COMP_CSR_COMP2LOCK

#define COMP_CSR_COMP2LOCK   COMP_CSR_COMP2LOCK_Msk

COMP2 lock

◆ COMP_CSR_COMP2LOCK_Msk

#define COMP_CSR_COMP2LOCK_Msk   (0x1UL << COMP_CSR_COMP2LOCK_Pos)

0x80000000

◆ COMP_CSR_COMP2LOCK_Pos

#define COMP_CSR_COMP2LOCK_Pos   (31U)

◆ COMP_CSR_COMP2LPTIM1IN1

#define COMP_CSR_COMP2LPTIM1IN1   COMP_CSR_COMP2LPTIM1IN1_Msk

COMP2 LPTIM1 IN1 connection

◆ COMP_CSR_COMP2LPTIM1IN1_Msk

#define COMP_CSR_COMP2LPTIM1IN1_Msk   (0x1UL << COMP_CSR_COMP2LPTIM1IN1_Pos)

0x00002000

◆ COMP_CSR_COMP2LPTIM1IN1_Pos

#define COMP_CSR_COMP2LPTIM1IN1_Pos   (13U)

◆ COMP_CSR_COMP2LPTIM1IN2

#define COMP_CSR_COMP2LPTIM1IN2   COMP_CSR_COMP2LPTIM1IN2_Msk

COMP2 LPTIM1 IN2 connection

◆ COMP_CSR_COMP2LPTIM1IN2_Msk

#define COMP_CSR_COMP2LPTIM1IN2_Msk   (0x1UL << COMP_CSR_COMP2LPTIM1IN2_Pos)

0x00001000

◆ COMP_CSR_COMP2LPTIM1IN2_Pos

#define COMP_CSR_COMP2LPTIM1IN2_Pos   (12U)

◆ COMP_CSR_COMP2POLARITY

#define COMP_CSR_COMP2POLARITY   COMP_CSR_COMP2POLARITY_Msk

COMP2 output polarity

◆ COMP_CSR_COMP2POLARITY_Msk

#define COMP_CSR_COMP2POLARITY_Msk   (0x1UL << COMP_CSR_COMP2POLARITY_Pos)

0x00008000

◆ COMP_CSR_COMP2POLARITY_Pos

#define COMP_CSR_COMP2POLARITY_Pos   (15U)

◆ COMP_CSR_COMP2SPEED

#define COMP_CSR_COMP2SPEED   COMP_CSR_COMP2SPEED_Msk

COMP2 power mode

◆ COMP_CSR_COMP2SPEED_Msk

#define COMP_CSR_COMP2SPEED_Msk   (0x1UL << COMP_CSR_COMP2SPEED_Pos)

0x00000008

◆ COMP_CSR_COMP2SPEED_Pos

#define COMP_CSR_COMP2SPEED_Pos   (3U)

◆ COMP_CSR_COMP2VALUE

#define COMP_CSR_COMP2VALUE   COMP_CSR_COMP2VALUE_Msk

COMP2 output level

◆ COMP_CSR_COMP2VALUE_Msk

#define COMP_CSR_COMP2VALUE_Msk   (0x1UL << COMP_CSR_COMP2VALUE_Pos)

0x40000000

◆ COMP_CSR_COMP2VALUE_Pos

#define COMP_CSR_COMP2VALUE_Pos   (30U)

◆ COMP_CSR_COMPxEN

#define COMP_CSR_COMPxEN   COMP_CSR_COMPxEN_Msk

COMPx enable

◆ COMP_CSR_COMPxEN_Msk

#define COMP_CSR_COMPxEN_Msk   (0x1UL << COMP_CSR_COMPxEN_Pos)

0x00000001

◆ COMP_CSR_COMPxEN_Pos

#define COMP_CSR_COMPxEN_Pos   (0U)

◆ COMP_CSR_COMPxLOCK

#define COMP_CSR_COMPxLOCK   COMP_CSR_COMPxLOCK_Msk

COMPx lock

◆ COMP_CSR_COMPxLOCK_Msk

#define COMP_CSR_COMPxLOCK_Msk   (0x1UL << COMP_CSR_COMPxLOCK_Pos)

0x80000000

◆ COMP_CSR_COMPxLOCK_Pos

#define COMP_CSR_COMPxLOCK_Pos   (31U)

◆ COMP_CSR_COMPxOUTVALUE

#define COMP_CSR_COMPxOUTVALUE   COMP_CSR_COMPxOUTVALUE_Msk

COMPx output level

◆ COMP_CSR_COMPxOUTVALUE_Msk

#define COMP_CSR_COMPxOUTVALUE_Msk   (0x1UL << COMP_CSR_COMPxOUTVALUE_Pos)

0x40000000

◆ COMP_CSR_COMPxOUTVALUE_Pos

#define COMP_CSR_COMPxOUTVALUE_Pos   (30U)

◆ COMP_CSR_COMPxPOLARITY

#define COMP_CSR_COMPxPOLARITY   COMP_CSR_COMPxPOLARITY_Msk

COMPx output polarity

◆ COMP_CSR_COMPxPOLARITY_Msk

#define COMP_CSR_COMPxPOLARITY_Msk   (0x1UL << COMP_CSR_COMPxPOLARITY_Pos)

0x00008000

◆ COMP_CSR_COMPxPOLARITY_Pos

#define COMP_CSR_COMPxPOLARITY_Pos   (15U)

◆ COMP_CSR_WINMODE

#define COMP_CSR_WINMODE   COMP_CSR_COMP1WM

Bit intended to be used with COMP common instance (COMP_Common_TypeDef)

◆ CRC_CR_POLYSIZE

#define CRC_CR_POLYSIZE   CRC_CR_POLYSIZE_Msk

Polynomial size bits

◆ CRC_CR_POLYSIZE_0

#define CRC_CR_POLYSIZE_0   (0x1UL << CRC_CR_POLYSIZE_Pos)

0x00000008

◆ CRC_CR_POLYSIZE_1

#define CRC_CR_POLYSIZE_1   (0x2UL << CRC_CR_POLYSIZE_Pos)

0x00000010

◆ CRC_CR_POLYSIZE_Msk

#define CRC_CR_POLYSIZE_Msk   (0x3UL << CRC_CR_POLYSIZE_Pos)

0x00000018

◆ CRC_CR_POLYSIZE_Pos

#define CRC_CR_POLYSIZE_Pos   (3U)

◆ CRC_CR_RESET

#define CRC_CR_RESET   CRC_CR_RESET_Msk

RESET the CRC computation unit bit

◆ CRC_CR_RESET_Msk

#define CRC_CR_RESET_Msk   (0x1UL << CRC_CR_RESET_Pos)

0x00000001

◆ CRC_CR_RESET_Pos

#define CRC_CR_RESET_Pos   (0U)

◆ CRC_CR_REV_IN

#define CRC_CR_REV_IN   CRC_CR_REV_IN_Msk

REV_IN Reverse Input Data bits

◆ CRC_CR_REV_IN_0

#define CRC_CR_REV_IN_0   (0x1UL << CRC_CR_REV_IN_Pos)

0x00000020

◆ CRC_CR_REV_IN_1

#define CRC_CR_REV_IN_1   (0x2UL << CRC_CR_REV_IN_Pos)

0x00000040

◆ CRC_CR_REV_IN_Msk

#define CRC_CR_REV_IN_Msk   (0x3UL << CRC_CR_REV_IN_Pos)

0x00000060

◆ CRC_CR_REV_IN_Pos

#define CRC_CR_REV_IN_Pos   (5U)

◆ CRC_CR_REV_OUT

#define CRC_CR_REV_OUT   CRC_CR_REV_OUT_Msk

REV_OUT Reverse Output Data bits

◆ CRC_CR_REV_OUT_Msk

#define CRC_CR_REV_OUT_Msk   (0x1UL << CRC_CR_REV_OUT_Pos)

0x00000080

◆ CRC_CR_REV_OUT_Pos

#define CRC_CR_REV_OUT_Pos   (7U)

◆ CRC_DR_DR

#define CRC_DR_DR   CRC_DR_DR_Msk

Data register bits

◆ CRC_DR_DR_Msk

#define CRC_DR_DR_Msk   (0xFFFFFFFFUL << CRC_DR_DR_Pos)

0xFFFFFFFF

◆ CRC_DR_DR_Pos

#define CRC_DR_DR_Pos   (0U)

◆ CRC_IDR_IDR

#define CRC_IDR_IDR   (0xFFU)

General-purpose 8-bit data register bits

◆ CRC_INIT_INIT

#define CRC_INIT_INIT   CRC_INIT_INIT_Msk

Initial CRC value bits

◆ CRC_INIT_INIT_Msk

#define CRC_INIT_INIT_Msk   (0xFFFFFFFFUL << CRC_INIT_INIT_Pos)

0xFFFFFFFF

◆ CRC_INIT_INIT_Pos

#define CRC_INIT_INIT_Pos   (0U)

◆ CRC_POL_POL

#define CRC_POL_POL   CRC_POL_POL_Msk

Coefficients of the polynomial

◆ CRC_POL_POL_Msk

#define CRC_POL_POL_Msk   (0xFFFFFFFFUL << CRC_POL_POL_Pos)

0xFFFFFFFF

◆ CRC_POL_POL_Pos

#define CRC_POL_POL_Pos   (0U)

◆ CRS_CFGR_FELIM

#define CRS_CFGR_FELIM   CRS_CFGR_FELIM_Msk /* Frequency error limit */

◆ CRS_CFGR_FELIM_Msk

#define CRS_CFGR_FELIM_Msk   (0xFFUL << CRS_CFGR_FELIM_Pos)

0x00FF0000

◆ CRS_CFGR_FELIM_Pos

#define CRS_CFGR_FELIM_Pos   (16U)

◆ CRS_CFGR_RELOAD

#define CRS_CFGR_RELOAD   CRS_CFGR_RELOAD_Msk /* Counter reload value */

◆ CRS_CFGR_RELOAD_Msk

#define CRS_CFGR_RELOAD_Msk   (0xFFFFUL << CRS_CFGR_RELOAD_Pos)

0x0000FFFF

◆ CRS_CFGR_RELOAD_Pos

#define CRS_CFGR_RELOAD_Pos   (0U)

◆ CRS_CFGR_SYNCDIV

#define CRS_CFGR_SYNCDIV   CRS_CFGR_SYNCDIV_Msk /* SYNC divider */

◆ CRS_CFGR_SYNCDIV_0

#define CRS_CFGR_SYNCDIV_0   (0x1UL << CRS_CFGR_SYNCDIV_Pos)

0x01000000

◆ CRS_CFGR_SYNCDIV_1

#define CRS_CFGR_SYNCDIV_1   (0x2UL << CRS_CFGR_SYNCDIV_Pos)

0x02000000

◆ CRS_CFGR_SYNCDIV_2

#define CRS_CFGR_SYNCDIV_2   (0x4UL << CRS_CFGR_SYNCDIV_Pos)

0x04000000

◆ CRS_CFGR_SYNCDIV_Msk

#define CRS_CFGR_SYNCDIV_Msk   (0x7UL << CRS_CFGR_SYNCDIV_Pos)

0x07000000

◆ CRS_CFGR_SYNCDIV_Pos

#define CRS_CFGR_SYNCDIV_Pos   (24U)

◆ CRS_CFGR_SYNCPOL

#define CRS_CFGR_SYNCPOL   CRS_CFGR_SYNCPOL_Msk /* SYNC polarity selection */

◆ CRS_CFGR_SYNCPOL_Msk

#define CRS_CFGR_SYNCPOL_Msk   (0x1UL << CRS_CFGR_SYNCPOL_Pos)

0x80000000

◆ CRS_CFGR_SYNCPOL_Pos

#define CRS_CFGR_SYNCPOL_Pos   (31U)

◆ CRS_CFGR_SYNCSRC

#define CRS_CFGR_SYNCSRC   CRS_CFGR_SYNCSRC_Msk /* SYNC signal source selection */

◆ CRS_CFGR_SYNCSRC_0

#define CRS_CFGR_SYNCSRC_0   (0x1UL << CRS_CFGR_SYNCSRC_Pos)

0x10000000

◆ CRS_CFGR_SYNCSRC_1

#define CRS_CFGR_SYNCSRC_1   (0x2UL << CRS_CFGR_SYNCSRC_Pos)

0x20000000

◆ CRS_CFGR_SYNCSRC_Msk

#define CRS_CFGR_SYNCSRC_Msk   (0x3UL << CRS_CFGR_SYNCSRC_Pos)

0x30000000

◆ CRS_CFGR_SYNCSRC_Pos

#define CRS_CFGR_SYNCSRC_Pos   (28U)

◆ CRS_CR_AUTOTRIMEN

#define CRS_CR_AUTOTRIMEN   CRS_CR_AUTOTRIMEN_Msk /* Automatic trimming enable */

◆ CRS_CR_AUTOTRIMEN_Msk

#define CRS_CR_AUTOTRIMEN_Msk   (0x1UL << CRS_CR_AUTOTRIMEN_Pos)

0x00000040

◆ CRS_CR_AUTOTRIMEN_Pos

#define CRS_CR_AUTOTRIMEN_Pos   (6U)

◆ CRS_CR_CEN

#define CRS_CR_CEN   CRS_CR_CEN_Msk /* Frequency error counter enable */

◆ CRS_CR_CEN_Msk

#define CRS_CR_CEN_Msk   (0x1UL << CRS_CR_CEN_Pos)

0x00000020

◆ CRS_CR_CEN_Pos

#define CRS_CR_CEN_Pos   (5U)

◆ CRS_CR_ERRIE

#define CRS_CR_ERRIE   CRS_CR_ERRIE_Msk /* SYNC error interrupt enable */

◆ CRS_CR_ERRIE_Msk

#define CRS_CR_ERRIE_Msk   (0x1UL << CRS_CR_ERRIE_Pos)

0x00000004

◆ CRS_CR_ERRIE_Pos

#define CRS_CR_ERRIE_Pos   (2U)

◆ CRS_CR_ESYNCIE

#define CRS_CR_ESYNCIE   CRS_CR_ESYNCIE_Msk /* Expected SYNC(ESYNCF) interrupt Enable*/

◆ CRS_CR_ESYNCIE_Msk

#define CRS_CR_ESYNCIE_Msk   (0x1UL << CRS_CR_ESYNCIE_Pos)

0x00000008

◆ CRS_CR_ESYNCIE_Pos

#define CRS_CR_ESYNCIE_Pos   (3U)

◆ CRS_CR_SWSYNC

#define CRS_CR_SWSYNC   CRS_CR_SWSYNC_Msk /* A Software SYNC event is generated */

◆ CRS_CR_SWSYNC_Msk

#define CRS_CR_SWSYNC_Msk   (0x1UL << CRS_CR_SWSYNC_Pos)

0x00000080

◆ CRS_CR_SWSYNC_Pos

#define CRS_CR_SWSYNC_Pos   (7U)

◆ CRS_CR_SYNCOKIE

#define CRS_CR_SYNCOKIE   CRS_CR_SYNCOKIE_Msk /* SYNC event OK interrupt enable */

◆ CRS_CR_SYNCOKIE_Msk

#define CRS_CR_SYNCOKIE_Msk   (0x1UL << CRS_CR_SYNCOKIE_Pos)

0x00000001

◆ CRS_CR_SYNCOKIE_Pos

#define CRS_CR_SYNCOKIE_Pos   (0U)

◆ CRS_CR_SYNCWARNIE

#define CRS_CR_SYNCWARNIE   CRS_CR_SYNCWARNIE_Msk /* SYNC warning interrupt enable */

◆ CRS_CR_SYNCWARNIE_Msk

#define CRS_CR_SYNCWARNIE_Msk   (0x1UL << CRS_CR_SYNCWARNIE_Pos)

0x00000002

◆ CRS_CR_SYNCWARNIE_Pos

#define CRS_CR_SYNCWARNIE_Pos   (1U)

◆ CRS_CR_TRIM

#define CRS_CR_TRIM   CRS_CR_TRIM_Msk /* HSI48 oscillator smooth trimming */

◆ CRS_CR_TRIM_Msk

#define CRS_CR_TRIM_Msk   (0x3FUL << CRS_CR_TRIM_Pos)

0x00003F00

◆ CRS_CR_TRIM_Pos

#define CRS_CR_TRIM_Pos   (8U)

◆ CRS_ICR_ERRC

#define CRS_ICR_ERRC   CRS_ICR_ERRC_Msk /* Error clear flag */

◆ CRS_ICR_ERRC_Msk

#define CRS_ICR_ERRC_Msk   (0x1UL << CRS_ICR_ERRC_Pos)

0x00000004

◆ CRS_ICR_ERRC_Pos

#define CRS_ICR_ERRC_Pos   (2U)

◆ CRS_ICR_ESYNCC

#define CRS_ICR_ESYNCC   CRS_ICR_ESYNCC_Msk /* Expected SYNC clear flag */

◆ CRS_ICR_ESYNCC_Msk

#define CRS_ICR_ESYNCC_Msk   (0x1UL << CRS_ICR_ESYNCC_Pos)

0x00000008

◆ CRS_ICR_ESYNCC_Pos

#define CRS_ICR_ESYNCC_Pos   (3U)

◆ CRS_ICR_SYNCOKC

#define CRS_ICR_SYNCOKC   CRS_ICR_SYNCOKC_Msk /* SYNC event OK clear flag */

◆ CRS_ICR_SYNCOKC_Msk

#define CRS_ICR_SYNCOKC_Msk   (0x1UL << CRS_ICR_SYNCOKC_Pos)

0x00000001

◆ CRS_ICR_SYNCOKC_Pos

#define CRS_ICR_SYNCOKC_Pos   (0U)

◆ CRS_ICR_SYNCWARNC

#define CRS_ICR_SYNCWARNC   CRS_ICR_SYNCWARNC_Msk /* SYNC warning clear flag */

◆ CRS_ICR_SYNCWARNC_Msk

#define CRS_ICR_SYNCWARNC_Msk   (0x1UL << CRS_ICR_SYNCWARNC_Pos)

0x00000002

◆ CRS_ICR_SYNCWARNC_Pos

#define CRS_ICR_SYNCWARNC_Pos   (1U)

◆ CRS_ISR_ERRF

#define CRS_ISR_ERRF   CRS_ISR_ERRF_Msk /* SYNC error flag */

◆ CRS_ISR_ERRF_Msk

#define CRS_ISR_ERRF_Msk   (0x1UL << CRS_ISR_ERRF_Pos)

0x00000004

◆ CRS_ISR_ERRF_Pos

#define CRS_ISR_ERRF_Pos   (2U)

◆ CRS_ISR_ESYNCF

#define CRS_ISR_ESYNCF   CRS_ISR_ESYNCF_Msk /* Expected SYNC flag */

◆ CRS_ISR_ESYNCF_Msk

#define CRS_ISR_ESYNCF_Msk   (0x1UL << CRS_ISR_ESYNCF_Pos)

0x00000008

◆ CRS_ISR_ESYNCF_Pos

#define CRS_ISR_ESYNCF_Pos   (3U)

◆ CRS_ISR_FECAP

#define CRS_ISR_FECAP   CRS_ISR_FECAP_Msk /* Frequency error capture */

◆ CRS_ISR_FECAP_Msk

#define CRS_ISR_FECAP_Msk   (0xFFFFUL << CRS_ISR_FECAP_Pos)

0xFFFF0000

◆ CRS_ISR_FECAP_Pos

#define CRS_ISR_FECAP_Pos   (16U)

◆ CRS_ISR_FEDIR

#define CRS_ISR_FEDIR   CRS_ISR_FEDIR_Msk /* Frequency error direction */

◆ CRS_ISR_FEDIR_Msk

#define CRS_ISR_FEDIR_Msk   (0x1UL << CRS_ISR_FEDIR_Pos)

0x00008000

◆ CRS_ISR_FEDIR_Pos

#define CRS_ISR_FEDIR_Pos   (15U)

◆ CRS_ISR_SYNCERR

#define CRS_ISR_SYNCERR   CRS_ISR_SYNCERR_Msk /* SYNC error */

◆ CRS_ISR_SYNCERR_Msk

#define CRS_ISR_SYNCERR_Msk   (0x1UL << CRS_ISR_SYNCERR_Pos)

0x00000100

◆ CRS_ISR_SYNCERR_Pos

#define CRS_ISR_SYNCERR_Pos   (8U)

◆ CRS_ISR_SYNCMISS

#define CRS_ISR_SYNCMISS   CRS_ISR_SYNCMISS_Msk /* SYNC missed */

◆ CRS_ISR_SYNCMISS_Msk

#define CRS_ISR_SYNCMISS_Msk   (0x1UL << CRS_ISR_SYNCMISS_Pos)

0x00000200

◆ CRS_ISR_SYNCMISS_Pos

#define CRS_ISR_SYNCMISS_Pos   (9U)

◆ CRS_ISR_SYNCOKF

#define CRS_ISR_SYNCOKF   CRS_ISR_SYNCOKF_Msk /* SYNC event OK flag */

◆ CRS_ISR_SYNCOKF_Msk

#define CRS_ISR_SYNCOKF_Msk   (0x1UL << CRS_ISR_SYNCOKF_Pos)

0x00000001

◆ CRS_ISR_SYNCOKF_Pos

#define CRS_ISR_SYNCOKF_Pos   (0U)

◆ CRS_ISR_SYNCWARNF

#define CRS_ISR_SYNCWARNF   CRS_ISR_SYNCWARNF_Msk /* SYNC warning */

◆ CRS_ISR_SYNCWARNF_Msk

#define CRS_ISR_SYNCWARNF_Msk   (0x1UL << CRS_ISR_SYNCWARNF_Pos)

0x00000002

◆ CRS_ISR_SYNCWARNF_Pos

#define CRS_ISR_SYNCWARNF_Pos   (1U)

◆ CRS_ISR_TRIMOVF

#define CRS_ISR_TRIMOVF   CRS_ISR_TRIMOVF_Msk /* Trimming overflow or underflow */

◆ CRS_ISR_TRIMOVF_Msk

#define CRS_ISR_TRIMOVF_Msk   (0x1UL << CRS_ISR_TRIMOVF_Pos)

0x00000400

◆ CRS_ISR_TRIMOVF_Pos

#define CRS_ISR_TRIMOVF_Pos   (10U)

◆ DAC_CR_BOFF1

#define DAC_CR_BOFF1   DAC_CR_BOFF1_Msk

DAC channel1 output buffer disable

◆ DAC_CR_BOFF1_Msk

#define DAC_CR_BOFF1_Msk   (0x1UL << DAC_CR_BOFF1_Pos)

0x00000002

◆ DAC_CR_BOFF1_Pos

#define DAC_CR_BOFF1_Pos   (1U)

◆ DAC_CR_DMAEN1

#define DAC_CR_DMAEN1   DAC_CR_DMAEN1_Msk

DAC channel1 DMA enable

◆ DAC_CR_DMAEN1_Msk

#define DAC_CR_DMAEN1_Msk   (0x1UL << DAC_CR_DMAEN1_Pos)

0x00001000

◆ DAC_CR_DMAEN1_Pos

#define DAC_CR_DMAEN1_Pos   (12U)

◆ DAC_CR_DMAUDRIE1

#define DAC_CR_DMAUDRIE1   DAC_CR_DMAUDRIE1_Msk

DAC channel1 DMA Underrun interrupt enable

◆ DAC_CR_DMAUDRIE1_Msk

#define DAC_CR_DMAUDRIE1_Msk   (0x1UL << DAC_CR_DMAUDRIE1_Pos)

0x00002000

◆ DAC_CR_DMAUDRIE1_Pos

#define DAC_CR_DMAUDRIE1_Pos   (13U)

◆ DAC_CR_EN1

#define DAC_CR_EN1   DAC_CR_EN1_Msk

DAC channel1 enable

◆ DAC_CR_EN1_Msk

#define DAC_CR_EN1_Msk   (0x1UL << DAC_CR_EN1_Pos)

0x00000001

◆ DAC_CR_EN1_Pos

#define DAC_CR_EN1_Pos   (0U)

◆ DAC_CR_MAMP1

#define DAC_CR_MAMP1   DAC_CR_MAMP1_Msk

MAMP1[3:0] (DAC channel1 Mask/Amplitude selector)

◆ DAC_CR_MAMP1_0

#define DAC_CR_MAMP1_0   (0x1UL << DAC_CR_MAMP1_Pos)

0x00000100

◆ DAC_CR_MAMP1_1

#define DAC_CR_MAMP1_1   (0x2UL << DAC_CR_MAMP1_Pos)

0x00000200

◆ DAC_CR_MAMP1_2

#define DAC_CR_MAMP1_2   (0x4UL << DAC_CR_MAMP1_Pos)

0x00000400

◆ DAC_CR_MAMP1_3

#define DAC_CR_MAMP1_3   (0x8UL << DAC_CR_MAMP1_Pos)

0x00000800

◆ DAC_CR_MAMP1_Msk

#define DAC_CR_MAMP1_Msk   (0xFUL << DAC_CR_MAMP1_Pos)

0x00000F00

◆ DAC_CR_MAMP1_Pos

#define DAC_CR_MAMP1_Pos   (8U)

◆ DAC_CR_TEN1

#define DAC_CR_TEN1   DAC_CR_TEN1_Msk

DAC channel1 Trigger enable

◆ DAC_CR_TEN1_Msk

#define DAC_CR_TEN1_Msk   (0x1UL << DAC_CR_TEN1_Pos)

0x00000004

◆ DAC_CR_TEN1_Pos

#define DAC_CR_TEN1_Pos   (2U)

◆ DAC_CR_TSEL1

#define DAC_CR_TSEL1   DAC_CR_TSEL1_Msk

TSEL1[2:0] (DAC channel1 Trigger selection)

◆ DAC_CR_TSEL1_0

#define DAC_CR_TSEL1_0   (0x1UL << DAC_CR_TSEL1_Pos)

0x00000008

◆ DAC_CR_TSEL1_1

#define DAC_CR_TSEL1_1   (0x2UL << DAC_CR_TSEL1_Pos)

0x00000010

◆ DAC_CR_TSEL1_2

#define DAC_CR_TSEL1_2   (0x4UL << DAC_CR_TSEL1_Pos)

0x00000020

◆ DAC_CR_TSEL1_Msk

#define DAC_CR_TSEL1_Msk   (0x7UL << DAC_CR_TSEL1_Pos)

0x00000038

◆ DAC_CR_TSEL1_Pos

#define DAC_CR_TSEL1_Pos   (3U)

◆ DAC_CR_WAVE1

#define DAC_CR_WAVE1   DAC_CR_WAVE1_Msk

WAVE1[1:0] (DAC channel1 noise/triangle wave generation enable)

◆ DAC_CR_WAVE1_0

#define DAC_CR_WAVE1_0   (0x1UL << DAC_CR_WAVE1_Pos)

0x00000040

◆ DAC_CR_WAVE1_1

#define DAC_CR_WAVE1_1   (0x2UL << DAC_CR_WAVE1_Pos)

0x00000080

◆ DAC_CR_WAVE1_Msk

#define DAC_CR_WAVE1_Msk   (0x3UL << DAC_CR_WAVE1_Pos)

0x000000C0

◆ DAC_CR_WAVE1_Pos

#define DAC_CR_WAVE1_Pos   (6U)

◆ DAC_DHR12L1_DACC1DHR

#define DAC_DHR12L1_DACC1DHR   DAC_DHR12L1_DACC1DHR_Msk

DAC channel1 12-bit Left aligned data

◆ DAC_DHR12L1_DACC1DHR_Msk

#define DAC_DHR12L1_DACC1DHR_Msk   (0xFFFUL << DAC_DHR12L1_DACC1DHR_Pos)

0x0000FFF0

◆ DAC_DHR12L1_DACC1DHR_Pos

#define DAC_DHR12L1_DACC1DHR_Pos   (4U)

◆ DAC_DHR12R1_DACC1DHR

#define DAC_DHR12R1_DACC1DHR   DAC_DHR12R1_DACC1DHR_Msk

DAC channel1 12-bit Right aligned data

◆ DAC_DHR12R1_DACC1DHR_Msk

#define DAC_DHR12R1_DACC1DHR_Msk   (0xFFFUL << DAC_DHR12R1_DACC1DHR_Pos)

0x00000FFF

◆ DAC_DHR12R1_DACC1DHR_Pos

#define DAC_DHR12R1_DACC1DHR_Pos   (0U)

◆ DAC_DHR8R1_DACC1DHR

#define DAC_DHR8R1_DACC1DHR   DAC_DHR8R1_DACC1DHR_Msk

DAC channel1 8-bit Right aligned data

◆ DAC_DHR8R1_DACC1DHR_Msk

#define DAC_DHR8R1_DACC1DHR_Msk   (0xFFUL << DAC_DHR8R1_DACC1DHR_Pos)

0x000000FF

◆ DAC_DHR8R1_DACC1DHR_Pos

#define DAC_DHR8R1_DACC1DHR_Pos   (0U)

◆ DAC_DOR1_DACC1DOR

#define DAC_DOR1_DACC1DOR   DAC_DOR1_DACC1DOR_Msk

DAC channel1 data output

◆ DAC_DOR1_DACC1DOR_Msk

#define DAC_DOR1_DACC1DOR_Msk   (0xFFFUL << DAC_DOR1_DACC1DOR_Pos)

0x00000FFF

◆ DAC_DOR1_DACC1DOR_Pos

#define DAC_DOR1_DACC1DOR_Pos   (0U)

◆ DAC_SR_DMAUDR1

#define DAC_SR_DMAUDR1   DAC_SR_DMAUDR1_Msk

DAC channel1 DMA underrun flag

◆ DAC_SR_DMAUDR1_Msk

#define DAC_SR_DMAUDR1_Msk   (0x1UL << DAC_SR_DMAUDR1_Pos)

0x00002000

◆ DAC_SR_DMAUDR1_Pos

#define DAC_SR_DMAUDR1_Pos   (13U)

◆ DAC_SWTRIGR_SWTRIG1

#define DAC_SWTRIGR_SWTRIG1   DAC_SWTRIGR_SWTRIG1_Msk

DAC channel1 software trigger

◆ DAC_SWTRIGR_SWTRIG1_Msk

#define DAC_SWTRIGR_SWTRIG1_Msk   (0x1UL << DAC_SWTRIGR_SWTRIG1_Pos)

0x00000001

◆ DAC_SWTRIGR_SWTRIG1_Pos

#define DAC_SWTRIGR_SWTRIG1_Pos   (0U)

◆ DBGMCU_APB1_FZ_DBG_I2C1_STOP

#define DBGMCU_APB1_FZ_DBG_I2C1_STOP   DBGMCU_APB1_FZ_DBG_I2C1_STOP_Msk

I2C1 SMBUS timeout mode stopped when Core is halted

◆ DBGMCU_APB1_FZ_DBG_I2C1_STOP_Msk

#define DBGMCU_APB1_FZ_DBG_I2C1_STOP_Msk   (0x1UL << DBGMCU_APB1_FZ_DBG_I2C1_STOP_Pos)

0x00200000

◆ DBGMCU_APB1_FZ_DBG_I2C1_STOP_Pos

#define DBGMCU_APB1_FZ_DBG_I2C1_STOP_Pos   (21U)

◆ DBGMCU_APB1_FZ_DBG_I2C2_STOP

#define DBGMCU_APB1_FZ_DBG_I2C2_STOP   DBGMCU_APB1_FZ_DBG_I2C2_STOP_Msk

I2C2 SMBUS timeout mode stopped when Core is halted

◆ DBGMCU_APB1_FZ_DBG_I2C2_STOP_Msk

#define DBGMCU_APB1_FZ_DBG_I2C2_STOP_Msk   (0x1UL << DBGMCU_APB1_FZ_DBG_I2C2_STOP_Pos)

0x00400000

◆ DBGMCU_APB1_FZ_DBG_I2C2_STOP_Pos

#define DBGMCU_APB1_FZ_DBG_I2C2_STOP_Pos   (22U)

◆ DBGMCU_APB1_FZ_DBG_IWDG_STOP

#define DBGMCU_APB1_FZ_DBG_IWDG_STOP   DBGMCU_APB1_FZ_DBG_IWDG_STOP_Msk

Debug Independent Watchdog stopped when Core is halted

◆ DBGMCU_APB1_FZ_DBG_IWDG_STOP_Msk

#define DBGMCU_APB1_FZ_DBG_IWDG_STOP_Msk   (0x1UL << DBGMCU_APB1_FZ_DBG_IWDG_STOP_Pos)

0x00001000

◆ DBGMCU_APB1_FZ_DBG_IWDG_STOP_Pos

#define DBGMCU_APB1_FZ_DBG_IWDG_STOP_Pos   (12U)

◆ DBGMCU_APB1_FZ_DBG_LPTIMER_STOP

#define DBGMCU_APB1_FZ_DBG_LPTIMER_STOP   DBGMCU_APB1_FZ_DBG_LPTIMER_STOP_Msk

LPTIM1 counter stopped when core is halted

◆ DBGMCU_APB1_FZ_DBG_LPTIMER_STOP_Msk

#define DBGMCU_APB1_FZ_DBG_LPTIMER_STOP_Msk   (0x1UL << DBGMCU_APB1_FZ_DBG_LPTIMER_STOP_Pos)

0x80000000

◆ DBGMCU_APB1_FZ_DBG_LPTIMER_STOP_Pos

#define DBGMCU_APB1_FZ_DBG_LPTIMER_STOP_Pos   (31U)

◆ DBGMCU_APB1_FZ_DBG_RTC_STOP

#define DBGMCU_APB1_FZ_DBG_RTC_STOP   DBGMCU_APB1_FZ_DBG_RTC_STOP_Msk

RTC Calendar frozen when core is halted

◆ DBGMCU_APB1_FZ_DBG_RTC_STOP_Msk

#define DBGMCU_APB1_FZ_DBG_RTC_STOP_Msk   (0x1UL << DBGMCU_APB1_FZ_DBG_RTC_STOP_Pos)

0x00000400

◆ DBGMCU_APB1_FZ_DBG_RTC_STOP_Pos

#define DBGMCU_APB1_FZ_DBG_RTC_STOP_Pos   (10U)

◆ DBGMCU_APB1_FZ_DBG_TIM2_STOP

#define DBGMCU_APB1_FZ_DBG_TIM2_STOP   DBGMCU_APB1_FZ_DBG_TIM2_STOP_Msk

TIM2 counter stopped when core is halted

◆ DBGMCU_APB1_FZ_DBG_TIM2_STOP_Msk

#define DBGMCU_APB1_FZ_DBG_TIM2_STOP_Msk   (0x1UL << DBGMCU_APB1_FZ_DBG_TIM2_STOP_Pos)

0x00000001

◆ DBGMCU_APB1_FZ_DBG_TIM2_STOP_Pos

#define DBGMCU_APB1_FZ_DBG_TIM2_STOP_Pos   (0U)

◆ DBGMCU_APB1_FZ_DBG_TIM6_STOP

#define DBGMCU_APB1_FZ_DBG_TIM6_STOP   DBGMCU_APB1_FZ_DBG_TIM6_STOP_Msk

TIM6 counter stopped when core is halted

◆ DBGMCU_APB1_FZ_DBG_TIM6_STOP_Msk

#define DBGMCU_APB1_FZ_DBG_TIM6_STOP_Msk   (0x1UL << DBGMCU_APB1_FZ_DBG_TIM6_STOP_Pos)

0x00000010

◆ DBGMCU_APB1_FZ_DBG_TIM6_STOP_Pos

#define DBGMCU_APB1_FZ_DBG_TIM6_STOP_Pos   (4U)

◆ DBGMCU_APB1_FZ_DBG_WWDG_STOP

#define DBGMCU_APB1_FZ_DBG_WWDG_STOP   DBGMCU_APB1_FZ_DBG_WWDG_STOP_Msk

Debug Window Watchdog stopped when Core is halted

◆ DBGMCU_APB1_FZ_DBG_WWDG_STOP_Msk

#define DBGMCU_APB1_FZ_DBG_WWDG_STOP_Msk   (0x1UL << DBGMCU_APB1_FZ_DBG_WWDG_STOP_Pos)

0x00000800

◆ DBGMCU_APB1_FZ_DBG_WWDG_STOP_Pos

#define DBGMCU_APB1_FZ_DBG_WWDG_STOP_Pos   (11U)

◆ DBGMCU_APB2_FZ_DBG_TIM21_STOP

#define DBGMCU_APB2_FZ_DBG_TIM21_STOP   DBGMCU_APB2_FZ_DBG_TIM21_STOP_Msk

TIM21 counter stopped when core is halted

◆ DBGMCU_APB2_FZ_DBG_TIM21_STOP_Msk

#define DBGMCU_APB2_FZ_DBG_TIM21_STOP_Msk   (0x1UL << DBGMCU_APB2_FZ_DBG_TIM21_STOP_Pos)

0x00000004

◆ DBGMCU_APB2_FZ_DBG_TIM21_STOP_Pos

#define DBGMCU_APB2_FZ_DBG_TIM21_STOP_Pos   (2U)

◆ DBGMCU_APB2_FZ_DBG_TIM22_STOP

#define DBGMCU_APB2_FZ_DBG_TIM22_STOP   DBGMCU_APB2_FZ_DBG_TIM22_STOP_Msk

TIM22 counter stopped when core is halted

◆ DBGMCU_APB2_FZ_DBG_TIM22_STOP_Msk

#define DBGMCU_APB2_FZ_DBG_TIM22_STOP_Msk   (0x1UL << DBGMCU_APB2_FZ_DBG_TIM22_STOP_Pos)

0x00000020

◆ DBGMCU_APB2_FZ_DBG_TIM22_STOP_Pos

#define DBGMCU_APB2_FZ_DBG_TIM22_STOP_Pos   (5U)

◆ DBGMCU_CR_DBG

#define DBGMCU_CR_DBG   DBGMCU_CR_DBG_Msk

Debug mode mask

◆ DBGMCU_CR_DBG_Msk

#define DBGMCU_CR_DBG_Msk   (0x7UL << DBGMCU_CR_DBG_Pos)

0x00000007

◆ DBGMCU_CR_DBG_Pos

#define DBGMCU_CR_DBG_Pos   (0U)

◆ DBGMCU_CR_DBG_SLEEP

#define DBGMCU_CR_DBG_SLEEP   DBGMCU_CR_DBG_SLEEP_Msk

Debug Sleep Mode

◆ DBGMCU_CR_DBG_SLEEP_Msk

#define DBGMCU_CR_DBG_SLEEP_Msk   (0x1UL << DBGMCU_CR_DBG_SLEEP_Pos)

0x00000001

◆ DBGMCU_CR_DBG_SLEEP_Pos

#define DBGMCU_CR_DBG_SLEEP_Pos   (0U)

◆ DBGMCU_CR_DBG_STANDBY

#define DBGMCU_CR_DBG_STANDBY   DBGMCU_CR_DBG_STANDBY_Msk

Debug Standby mode

◆ DBGMCU_CR_DBG_STANDBY_Msk

#define DBGMCU_CR_DBG_STANDBY_Msk   (0x1UL << DBGMCU_CR_DBG_STANDBY_Pos)

0x00000004

◆ DBGMCU_CR_DBG_STANDBY_Pos

#define DBGMCU_CR_DBG_STANDBY_Pos   (2U)

◆ DBGMCU_CR_DBG_STOP

#define DBGMCU_CR_DBG_STOP   DBGMCU_CR_DBG_STOP_Msk

Debug Stop Mode

◆ DBGMCU_CR_DBG_STOP_Msk

#define DBGMCU_CR_DBG_STOP_Msk   (0x1UL << DBGMCU_CR_DBG_STOP_Pos)

0x00000002

◆ DBGMCU_CR_DBG_STOP_Pos

#define DBGMCU_CR_DBG_STOP_Pos   (1U)

◆ DBGMCU_IDCODE_DEV_ID

#define DBGMCU_IDCODE_DEV_ID   DBGMCU_IDCODE_DEV_ID_Msk

Device Identifier

◆ DBGMCU_IDCODE_DEV_ID_Msk

#define DBGMCU_IDCODE_DEV_ID_Msk   (0xFFFUL << DBGMCU_IDCODE_DEV_ID_Pos)

0x00000FFF

◆ DBGMCU_IDCODE_DEV_ID_Pos

#define DBGMCU_IDCODE_DEV_ID_Pos   (0U)

◆ DBGMCU_IDCODE_REV_ID

#define DBGMCU_IDCODE_REV_ID   DBGMCU_IDCODE_REV_ID_Msk

REV_ID[15:0] bits (Revision Identifier)

◆ DBGMCU_IDCODE_REV_ID_0

#define DBGMCU_IDCODE_REV_ID_0   (0x0001UL << DBGMCU_IDCODE_REV_ID_Pos)

0x00010000

◆ DBGMCU_IDCODE_REV_ID_1

#define DBGMCU_IDCODE_REV_ID_1   (0x0002UL << DBGMCU_IDCODE_REV_ID_Pos)

0x00020000

◆ DBGMCU_IDCODE_REV_ID_10

#define DBGMCU_IDCODE_REV_ID_10   (0x0400UL << DBGMCU_IDCODE_REV_ID_Pos)

0x04000000

◆ DBGMCU_IDCODE_REV_ID_11

#define DBGMCU_IDCODE_REV_ID_11   (0x0800UL << DBGMCU_IDCODE_REV_ID_Pos)

0x08000000

◆ DBGMCU_IDCODE_REV_ID_12

#define DBGMCU_IDCODE_REV_ID_12   (0x1000UL << DBGMCU_IDCODE_REV_ID_Pos)

0x10000000

◆ DBGMCU_IDCODE_REV_ID_13

#define DBGMCU_IDCODE_REV_ID_13   (0x2000UL << DBGMCU_IDCODE_REV_ID_Pos)

0x20000000

◆ DBGMCU_IDCODE_REV_ID_14

#define DBGMCU_IDCODE_REV_ID_14   (0x4000UL << DBGMCU_IDCODE_REV_ID_Pos)

0x40000000

◆ DBGMCU_IDCODE_REV_ID_15

#define DBGMCU_IDCODE_REV_ID_15   (0x8000UL << DBGMCU_IDCODE_REV_ID_Pos)

0x80000000

◆ DBGMCU_IDCODE_REV_ID_2

#define DBGMCU_IDCODE_REV_ID_2   (0x0004UL << DBGMCU_IDCODE_REV_ID_Pos)

0x00040000

◆ DBGMCU_IDCODE_REV_ID_3

#define DBGMCU_IDCODE_REV_ID_3   (0x0008UL << DBGMCU_IDCODE_REV_ID_Pos)

0x00080000

◆ DBGMCU_IDCODE_REV_ID_4

#define DBGMCU_IDCODE_REV_ID_4   (0x0010UL << DBGMCU_IDCODE_REV_ID_Pos)

0x00100000

◆ DBGMCU_IDCODE_REV_ID_5

#define DBGMCU_IDCODE_REV_ID_5   (0x0020UL << DBGMCU_IDCODE_REV_ID_Pos)

0x00200000

◆ DBGMCU_IDCODE_REV_ID_6

#define DBGMCU_IDCODE_REV_ID_6   (0x0040UL << DBGMCU_IDCODE_REV_ID_Pos)

0x00400000

◆ DBGMCU_IDCODE_REV_ID_7

#define DBGMCU_IDCODE_REV_ID_7   (0x0080UL << DBGMCU_IDCODE_REV_ID_Pos)

0x00800000

◆ DBGMCU_IDCODE_REV_ID_8

#define DBGMCU_IDCODE_REV_ID_8   (0x0100UL << DBGMCU_IDCODE_REV_ID_Pos)

0x01000000

◆ DBGMCU_IDCODE_REV_ID_9

#define DBGMCU_IDCODE_REV_ID_9   (0x0200UL << DBGMCU_IDCODE_REV_ID_Pos)

0x02000000

◆ DBGMCU_IDCODE_REV_ID_Msk

#define DBGMCU_IDCODE_REV_ID_Msk   (0xFFFFUL << DBGMCU_IDCODE_REV_ID_Pos)

0xFFFF0000

◆ DBGMCU_IDCODE_REV_ID_Pos

#define DBGMCU_IDCODE_REV_ID_Pos   (16U)

◆ DMA_CCR_CIRC

#define DMA_CCR_CIRC   DMA_CCR_CIRC_Msk

Circular mode

◆ DMA_CCR_CIRC_Msk

#define DMA_CCR_CIRC_Msk   (0x1UL << DMA_CCR_CIRC_Pos)

0x00000020

◆ DMA_CCR_CIRC_Pos

#define DMA_CCR_CIRC_Pos   (5U)

◆ DMA_CCR_DIR

#define DMA_CCR_DIR   DMA_CCR_DIR_Msk

Data transfer direction

◆ DMA_CCR_DIR_Msk

#define DMA_CCR_DIR_Msk   (0x1UL << DMA_CCR_DIR_Pos)

0x00000010

◆ DMA_CCR_DIR_Pos

#define DMA_CCR_DIR_Pos   (4U)

◆ DMA_CCR_EN

#define DMA_CCR_EN   DMA_CCR_EN_Msk

Channel enable

◆ DMA_CCR_EN_Msk

#define DMA_CCR_EN_Msk   (0x1UL << DMA_CCR_EN_Pos)

0x00000001

◆ DMA_CCR_EN_Pos

#define DMA_CCR_EN_Pos   (0U)

◆ DMA_CCR_HTIE

#define DMA_CCR_HTIE   DMA_CCR_HTIE_Msk

Half Transfer interrupt enable

◆ DMA_CCR_HTIE_Msk

#define DMA_CCR_HTIE_Msk   (0x1UL << DMA_CCR_HTIE_Pos)

0x00000004

◆ DMA_CCR_HTIE_Pos

#define DMA_CCR_HTIE_Pos   (2U)

◆ DMA_CCR_MEM2MEM

#define DMA_CCR_MEM2MEM   DMA_CCR_MEM2MEM_Msk

Memory to memory mode

◆ DMA_CCR_MEM2MEM_Msk

#define DMA_CCR_MEM2MEM_Msk   (0x1UL << DMA_CCR_MEM2MEM_Pos)

0x00004000

◆ DMA_CCR_MEM2MEM_Pos

#define DMA_CCR_MEM2MEM_Pos   (14U)

◆ DMA_CCR_MINC

#define DMA_CCR_MINC   DMA_CCR_MINC_Msk

Memory increment mode

◆ DMA_CCR_MINC_Msk

#define DMA_CCR_MINC_Msk   (0x1UL << DMA_CCR_MINC_Pos)

0x00000080

◆ DMA_CCR_MINC_Pos

#define DMA_CCR_MINC_Pos   (7U)

◆ DMA_CCR_MSIZE

#define DMA_CCR_MSIZE   DMA_CCR_MSIZE_Msk

MSIZE[1:0] bits (Memory size)

◆ DMA_CCR_MSIZE_0

#define DMA_CCR_MSIZE_0   (0x1UL << DMA_CCR_MSIZE_Pos)

0x00000400

◆ DMA_CCR_MSIZE_1

#define DMA_CCR_MSIZE_1   (0x2UL << DMA_CCR_MSIZE_Pos)

0x00000800

◆ DMA_CCR_MSIZE_Msk

#define DMA_CCR_MSIZE_Msk   (0x3UL << DMA_CCR_MSIZE_Pos)

0x00000C00

◆ DMA_CCR_MSIZE_Pos

#define DMA_CCR_MSIZE_Pos   (10U)

◆ DMA_CCR_PINC

#define DMA_CCR_PINC   DMA_CCR_PINC_Msk

Peripheral increment mode

◆ DMA_CCR_PINC_Msk

#define DMA_CCR_PINC_Msk   (0x1UL << DMA_CCR_PINC_Pos)

0x00000040

◆ DMA_CCR_PINC_Pos

#define DMA_CCR_PINC_Pos   (6U)

◆ DMA_CCR_PL

#define DMA_CCR_PL   DMA_CCR_PL_Msk

PL[1:0] bits(Channel Priority level)

◆ DMA_CCR_PL_0

#define DMA_CCR_PL_0   (0x1UL << DMA_CCR_PL_Pos)

0x00001000

◆ DMA_CCR_PL_1

#define DMA_CCR_PL_1   (0x2UL << DMA_CCR_PL_Pos)

0x00002000

◆ DMA_CCR_PL_Msk

#define DMA_CCR_PL_Msk   (0x3UL << DMA_CCR_PL_Pos)

0x00003000

◆ DMA_CCR_PL_Pos

#define DMA_CCR_PL_Pos   (12U)

◆ DMA_CCR_PSIZE

#define DMA_CCR_PSIZE   DMA_CCR_PSIZE_Msk

PSIZE[1:0] bits (Peripheral size)

◆ DMA_CCR_PSIZE_0

#define DMA_CCR_PSIZE_0   (0x1UL << DMA_CCR_PSIZE_Pos)

0x00000100

◆ DMA_CCR_PSIZE_1

#define DMA_CCR_PSIZE_1   (0x2UL << DMA_CCR_PSIZE_Pos)

0x00000200

◆ DMA_CCR_PSIZE_Msk

#define DMA_CCR_PSIZE_Msk   (0x3UL << DMA_CCR_PSIZE_Pos)

0x00000300

◆ DMA_CCR_PSIZE_Pos

#define DMA_CCR_PSIZE_Pos   (8U)

◆ DMA_CCR_TCIE

#define DMA_CCR_TCIE   DMA_CCR_TCIE_Msk

Transfer complete interrupt enable

◆ DMA_CCR_TCIE_Msk

#define DMA_CCR_TCIE_Msk   (0x1UL << DMA_CCR_TCIE_Pos)

0x00000002

◆ DMA_CCR_TCIE_Pos

#define DMA_CCR_TCIE_Pos   (1U)

◆ DMA_CCR_TEIE

#define DMA_CCR_TEIE   DMA_CCR_TEIE_Msk

Transfer error interrupt enable

◆ DMA_CCR_TEIE_Msk

#define DMA_CCR_TEIE_Msk   (0x1UL << DMA_CCR_TEIE_Pos)

0x00000008

◆ DMA_CCR_TEIE_Pos

#define DMA_CCR_TEIE_Pos   (3U)

◆ DMA_CMAR_MA

#define DMA_CMAR_MA   DMA_CMAR_MA_Msk

Memory Address

◆ DMA_CMAR_MA_Msk

#define DMA_CMAR_MA_Msk   (0xFFFFFFFFUL << DMA_CMAR_MA_Pos)

0xFFFFFFFF

◆ DMA_CMAR_MA_Pos

#define DMA_CMAR_MA_Pos   (0U)

◆ DMA_CNDTR_NDT

#define DMA_CNDTR_NDT   DMA_CNDTR_NDT_Msk

Number of data to Transfer

◆ DMA_CNDTR_NDT_Msk

#define DMA_CNDTR_NDT_Msk   (0xFFFFUL << DMA_CNDTR_NDT_Pos)

0x0000FFFF

◆ DMA_CNDTR_NDT_Pos

#define DMA_CNDTR_NDT_Pos   (0U)

◆ DMA_CPAR_PA

#define DMA_CPAR_PA   DMA_CPAR_PA_Msk

Peripheral Address

◆ DMA_CPAR_PA_Msk

#define DMA_CPAR_PA_Msk   (0xFFFFFFFFUL << DMA_CPAR_PA_Pos)

0xFFFFFFFF

◆ DMA_CPAR_PA_Pos

#define DMA_CPAR_PA_Pos   (0U)

◆ DMA_CSELR_C1S

#define DMA_CSELR_C1S   DMA_CSELR_C1S_Msk

Channel 1 Selection

◆ DMA_CSELR_C1S_Msk

#define DMA_CSELR_C1S_Msk   (0xFUL << DMA_CSELR_C1S_Pos)

0x0000000F

◆ DMA_CSELR_C1S_Pos

#define DMA_CSELR_C1S_Pos   (0U)

◆ DMA_CSELR_C2S

#define DMA_CSELR_C2S   DMA_CSELR_C2S_Msk

Channel 2 Selection

◆ DMA_CSELR_C2S_Msk

#define DMA_CSELR_C2S_Msk   (0xFUL << DMA_CSELR_C2S_Pos)

0x000000F0

◆ DMA_CSELR_C2S_Pos

#define DMA_CSELR_C2S_Pos   (4U)

◆ DMA_CSELR_C3S

#define DMA_CSELR_C3S   DMA_CSELR_C3S_Msk

Channel 3 Selection

◆ DMA_CSELR_C3S_Msk

#define DMA_CSELR_C3S_Msk   (0xFUL << DMA_CSELR_C3S_Pos)

0x00000F00

◆ DMA_CSELR_C3S_Pos

#define DMA_CSELR_C3S_Pos   (8U)

◆ DMA_CSELR_C4S

#define DMA_CSELR_C4S   DMA_CSELR_C4S_Msk

Channel 4 Selection

◆ DMA_CSELR_C4S_Msk

#define DMA_CSELR_C4S_Msk   (0xFUL << DMA_CSELR_C4S_Pos)

0x0000F000

◆ DMA_CSELR_C4S_Pos

#define DMA_CSELR_C4S_Pos   (12U)

◆ DMA_CSELR_C5S

#define DMA_CSELR_C5S   DMA_CSELR_C5S_Msk

Channel 5 Selection

◆ DMA_CSELR_C5S_Msk

#define DMA_CSELR_C5S_Msk   (0xFUL << DMA_CSELR_C5S_Pos)

0x000F0000

◆ DMA_CSELR_C5S_Pos

#define DMA_CSELR_C5S_Pos   (16U)

◆ DMA_CSELR_C6S

#define DMA_CSELR_C6S   DMA_CSELR_C6S_Msk

Channel 6 Selection

◆ DMA_CSELR_C6S_Msk

#define DMA_CSELR_C6S_Msk   (0xFUL << DMA_CSELR_C6S_Pos)

0x00F00000

◆ DMA_CSELR_C6S_Pos

#define DMA_CSELR_C6S_Pos   (20U)

◆ DMA_CSELR_C7S

#define DMA_CSELR_C7S   DMA_CSELR_C7S_Msk

Channel 7 Selection

◆ DMA_CSELR_C7S_Msk

#define DMA_CSELR_C7S_Msk   (0xFUL << DMA_CSELR_C7S_Pos)

0x0F000000

◆ DMA_CSELR_C7S_Pos

#define DMA_CSELR_C7S_Pos   (24U)

◆ DMA_IFCR_CGIF1

#define DMA_IFCR_CGIF1   DMA_IFCR_CGIF1_Msk

Channel 1 Global interrupt clear

◆ DMA_IFCR_CGIF1_Msk

#define DMA_IFCR_CGIF1_Msk   (0x1UL << DMA_IFCR_CGIF1_Pos)

0x00000001

◆ DMA_IFCR_CGIF1_Pos

#define DMA_IFCR_CGIF1_Pos   (0U)

◆ DMA_IFCR_CGIF2

#define DMA_IFCR_CGIF2   DMA_IFCR_CGIF2_Msk

Channel 2 Global interrupt clear

◆ DMA_IFCR_CGIF2_Msk

#define DMA_IFCR_CGIF2_Msk   (0x1UL << DMA_IFCR_CGIF2_Pos)

0x00000010

◆ DMA_IFCR_CGIF2_Pos

#define DMA_IFCR_CGIF2_Pos   (4U)

◆ DMA_IFCR_CGIF3

#define DMA_IFCR_CGIF3   DMA_IFCR_CGIF3_Msk

Channel 3 Global interrupt clear

◆ DMA_IFCR_CGIF3_Msk

#define DMA_IFCR_CGIF3_Msk   (0x1UL << DMA_IFCR_CGIF3_Pos)

0x00000100

◆ DMA_IFCR_CGIF3_Pos

#define DMA_IFCR_CGIF3_Pos   (8U)

◆ DMA_IFCR_CGIF4

#define DMA_IFCR_CGIF4   DMA_IFCR_CGIF4_Msk

Channel 4 Global interrupt clear

◆ DMA_IFCR_CGIF4_Msk

#define DMA_IFCR_CGIF4_Msk   (0x1UL << DMA_IFCR_CGIF4_Pos)

0x00001000

◆ DMA_IFCR_CGIF4_Pos

#define DMA_IFCR_CGIF4_Pos   (12U)

◆ DMA_IFCR_CGIF5

#define DMA_IFCR_CGIF5   DMA_IFCR_CGIF5_Msk

Channel 5 Global interrupt clear

◆ DMA_IFCR_CGIF5_Msk

#define DMA_IFCR_CGIF5_Msk   (0x1UL << DMA_IFCR_CGIF5_Pos)

0x00010000

◆ DMA_IFCR_CGIF5_Pos

#define DMA_IFCR_CGIF5_Pos   (16U)

◆ DMA_IFCR_CGIF6

#define DMA_IFCR_CGIF6   DMA_IFCR_CGIF6_Msk

Channel 6 Global interrupt clear

◆ DMA_IFCR_CGIF6_Msk

#define DMA_IFCR_CGIF6_Msk   (0x1UL << DMA_IFCR_CGIF6_Pos)

0x00100000

◆ DMA_IFCR_CGIF6_Pos

#define DMA_IFCR_CGIF6_Pos   (20U)

◆ DMA_IFCR_CGIF7

#define DMA_IFCR_CGIF7   DMA_IFCR_CGIF7_Msk

Channel 7 Global interrupt clear

◆ DMA_IFCR_CGIF7_Msk

#define DMA_IFCR_CGIF7_Msk   (0x1UL << DMA_IFCR_CGIF7_Pos)

0x01000000

◆ DMA_IFCR_CGIF7_Pos

#define DMA_IFCR_CGIF7_Pos   (24U)

◆ DMA_IFCR_CHTIF1

#define DMA_IFCR_CHTIF1   DMA_IFCR_CHTIF1_Msk

Channel 1 Half Transfer clear

◆ DMA_IFCR_CHTIF1_Msk

#define DMA_IFCR_CHTIF1_Msk   (0x1UL << DMA_IFCR_CHTIF1_Pos)

0x00000004

◆ DMA_IFCR_CHTIF1_Pos

#define DMA_IFCR_CHTIF1_Pos   (2U)

◆ DMA_IFCR_CHTIF2

#define DMA_IFCR_CHTIF2   DMA_IFCR_CHTIF2_Msk

Channel 2 Half Transfer clear

◆ DMA_IFCR_CHTIF2_Msk

#define DMA_IFCR_CHTIF2_Msk   (0x1UL << DMA_IFCR_CHTIF2_Pos)

0x00000040

◆ DMA_IFCR_CHTIF2_Pos

#define DMA_IFCR_CHTIF2_Pos   (6U)

◆ DMA_IFCR_CHTIF3

#define DMA_IFCR_CHTIF3   DMA_IFCR_CHTIF3_Msk

Channel 3 Half Transfer clear

◆ DMA_IFCR_CHTIF3_Msk

#define DMA_IFCR_CHTIF3_Msk   (0x1UL << DMA_IFCR_CHTIF3_Pos)

0x00000400

◆ DMA_IFCR_CHTIF3_Pos

#define DMA_IFCR_CHTIF3_Pos   (10U)

◆ DMA_IFCR_CHTIF4

#define DMA_IFCR_CHTIF4   DMA_IFCR_CHTIF4_Msk

Channel 4 Half Transfer clear

◆ DMA_IFCR_CHTIF4_Msk

#define DMA_IFCR_CHTIF4_Msk   (0x1UL << DMA_IFCR_CHTIF4_Pos)

0x00004000

◆ DMA_IFCR_CHTIF4_Pos

#define DMA_IFCR_CHTIF4_Pos   (14U)

◆ DMA_IFCR_CHTIF5

#define DMA_IFCR_CHTIF5   DMA_IFCR_CHTIF5_Msk

Channel 5 Half Transfer clear

◆ DMA_IFCR_CHTIF5_Msk

#define DMA_IFCR_CHTIF5_Msk   (0x1UL << DMA_IFCR_CHTIF5_Pos)

0x00040000

◆ DMA_IFCR_CHTIF5_Pos

#define DMA_IFCR_CHTIF5_Pos   (18U)

◆ DMA_IFCR_CHTIF6

#define DMA_IFCR_CHTIF6   DMA_IFCR_CHTIF6_Msk

Channel 6 Half Transfer clear

◆ DMA_IFCR_CHTIF6_Msk

#define DMA_IFCR_CHTIF6_Msk   (0x1UL << DMA_IFCR_CHTIF6_Pos)

0x00400000

◆ DMA_IFCR_CHTIF6_Pos

#define DMA_IFCR_CHTIF6_Pos   (22U)

◆ DMA_IFCR_CHTIF7

#define DMA_IFCR_CHTIF7   DMA_IFCR_CHTIF7_Msk

Channel 7 Half Transfer clear

◆ DMA_IFCR_CHTIF7_Msk

#define DMA_IFCR_CHTIF7_Msk   (0x1UL << DMA_IFCR_CHTIF7_Pos)

0x04000000

◆ DMA_IFCR_CHTIF7_Pos

#define DMA_IFCR_CHTIF7_Pos   (26U)

◆ DMA_IFCR_CTCIF1

#define DMA_IFCR_CTCIF1   DMA_IFCR_CTCIF1_Msk

Channel 1 Transfer Complete clear

◆ DMA_IFCR_CTCIF1_Msk

#define DMA_IFCR_CTCIF1_Msk   (0x1UL << DMA_IFCR_CTCIF1_Pos)

0x00000002

◆ DMA_IFCR_CTCIF1_Pos

#define DMA_IFCR_CTCIF1_Pos   (1U)

◆ DMA_IFCR_CTCIF2

#define DMA_IFCR_CTCIF2   DMA_IFCR_CTCIF2_Msk

Channel 2 Transfer Complete clear

◆ DMA_IFCR_CTCIF2_Msk

#define DMA_IFCR_CTCIF2_Msk   (0x1UL << DMA_IFCR_CTCIF2_Pos)

0x00000020

◆ DMA_IFCR_CTCIF2_Pos

#define DMA_IFCR_CTCIF2_Pos   (5U)

◆ DMA_IFCR_CTCIF3

#define DMA_IFCR_CTCIF3   DMA_IFCR_CTCIF3_Msk

Channel 3 Transfer Complete clear

◆ DMA_IFCR_CTCIF3_Msk

#define DMA_IFCR_CTCIF3_Msk   (0x1UL << DMA_IFCR_CTCIF3_Pos)

0x00000200

◆ DMA_IFCR_CTCIF3_Pos

#define DMA_IFCR_CTCIF3_Pos   (9U)

◆ DMA_IFCR_CTCIF4

#define DMA_IFCR_CTCIF4   DMA_IFCR_CTCIF4_Msk

Channel 4 Transfer Complete clear

◆ DMA_IFCR_CTCIF4_Msk

#define DMA_IFCR_CTCIF4_Msk   (0x1UL << DMA_IFCR_CTCIF4_Pos)

0x00002000

◆ DMA_IFCR_CTCIF4_Pos

#define DMA_IFCR_CTCIF4_Pos   (13U)

◆ DMA_IFCR_CTCIF5

#define DMA_IFCR_CTCIF5   DMA_IFCR_CTCIF5_Msk

Channel 5 Transfer Complete clear

◆ DMA_IFCR_CTCIF5_Msk

#define DMA_IFCR_CTCIF5_Msk   (0x1UL << DMA_IFCR_CTCIF5_Pos)

0x00020000

◆ DMA_IFCR_CTCIF5_Pos

#define DMA_IFCR_CTCIF5_Pos   (17U)

◆ DMA_IFCR_CTCIF6

#define DMA_IFCR_CTCIF6   DMA_IFCR_CTCIF6_Msk

Channel 6 Transfer Complete clear

◆ DMA_IFCR_CTCIF6_Msk

#define DMA_IFCR_CTCIF6_Msk   (0x1UL << DMA_IFCR_CTCIF6_Pos)

0x00200000

◆ DMA_IFCR_CTCIF6_Pos

#define DMA_IFCR_CTCIF6_Pos   (21U)

◆ DMA_IFCR_CTCIF7

#define DMA_IFCR_CTCIF7   DMA_IFCR_CTCIF7_Msk

Channel 7 Transfer Complete clear

◆ DMA_IFCR_CTCIF7_Msk

#define DMA_IFCR_CTCIF7_Msk   (0x1UL << DMA_IFCR_CTCIF7_Pos)

0x02000000

◆ DMA_IFCR_CTCIF7_Pos

#define DMA_IFCR_CTCIF7_Pos   (25U)

◆ DMA_IFCR_CTEIF1

#define DMA_IFCR_CTEIF1   DMA_IFCR_CTEIF1_Msk

Channel 1 Transfer Error clear

◆ DMA_IFCR_CTEIF1_Msk

#define DMA_IFCR_CTEIF1_Msk   (0x1UL << DMA_IFCR_CTEIF1_Pos)

0x00000008

◆ DMA_IFCR_CTEIF1_Pos

#define DMA_IFCR_CTEIF1_Pos   (3U)

◆ DMA_IFCR_CTEIF2

#define DMA_IFCR_CTEIF2   DMA_IFCR_CTEIF2_Msk

Channel 2 Transfer Error clear

◆ DMA_IFCR_CTEIF2_Msk

#define DMA_IFCR_CTEIF2_Msk   (0x1UL << DMA_IFCR_CTEIF2_Pos)

0x00000080

◆ DMA_IFCR_CTEIF2_Pos

#define DMA_IFCR_CTEIF2_Pos   (7U)

◆ DMA_IFCR_CTEIF3

#define DMA_IFCR_CTEIF3   DMA_IFCR_CTEIF3_Msk

Channel 3 Transfer Error clear

◆ DMA_IFCR_CTEIF3_Msk

#define DMA_IFCR_CTEIF3_Msk   (0x1UL << DMA_IFCR_CTEIF3_Pos)

0x00000800

◆ DMA_IFCR_CTEIF3_Pos

#define DMA_IFCR_CTEIF3_Pos   (11U)

◆ DMA_IFCR_CTEIF4

#define DMA_IFCR_CTEIF4   DMA_IFCR_CTEIF4_Msk

Channel 4 Transfer Error clear

◆ DMA_IFCR_CTEIF4_Msk

#define DMA_IFCR_CTEIF4_Msk   (0x1UL << DMA_IFCR_CTEIF4_Pos)

0x00008000

◆ DMA_IFCR_CTEIF4_Pos

#define DMA_IFCR_CTEIF4_Pos   (15U)

◆ DMA_IFCR_CTEIF5

#define DMA_IFCR_CTEIF5   DMA_IFCR_CTEIF5_Msk

Channel 5 Transfer Error clear

◆ DMA_IFCR_CTEIF5_Msk

#define DMA_IFCR_CTEIF5_Msk   (0x1UL << DMA_IFCR_CTEIF5_Pos)

0x00080000

◆ DMA_IFCR_CTEIF5_Pos

#define DMA_IFCR_CTEIF5_Pos   (19U)

◆ DMA_IFCR_CTEIF6

#define DMA_IFCR_CTEIF6   DMA_IFCR_CTEIF6_Msk

Channel 6 Transfer Error clear

◆ DMA_IFCR_CTEIF6_Msk

#define DMA_IFCR_CTEIF6_Msk   (0x1UL << DMA_IFCR_CTEIF6_Pos)

0x00800000

◆ DMA_IFCR_CTEIF6_Pos

#define DMA_IFCR_CTEIF6_Pos   (23U)

◆ DMA_IFCR_CTEIF7

#define DMA_IFCR_CTEIF7   DMA_IFCR_CTEIF7_Msk

Channel 7 Transfer Error clear

◆ DMA_IFCR_CTEIF7_Msk

#define DMA_IFCR_CTEIF7_Msk   (0x1UL << DMA_IFCR_CTEIF7_Pos)

0x08000000

◆ DMA_IFCR_CTEIF7_Pos

#define DMA_IFCR_CTEIF7_Pos   (27U)

◆ DMA_ISR_GIF1

#define DMA_ISR_GIF1   DMA_ISR_GIF1_Msk

Channel 1 Global interrupt flag

◆ DMA_ISR_GIF1_Msk

#define DMA_ISR_GIF1_Msk   (0x1UL << DMA_ISR_GIF1_Pos)

0x00000001

◆ DMA_ISR_GIF1_Pos

#define DMA_ISR_GIF1_Pos   (0U)

◆ DMA_ISR_GIF2

#define DMA_ISR_GIF2   DMA_ISR_GIF2_Msk

Channel 2 Global interrupt flag

◆ DMA_ISR_GIF2_Msk

#define DMA_ISR_GIF2_Msk   (0x1UL << DMA_ISR_GIF2_Pos)

0x00000010

◆ DMA_ISR_GIF2_Pos

#define DMA_ISR_GIF2_Pos   (4U)

◆ DMA_ISR_GIF3

#define DMA_ISR_GIF3   DMA_ISR_GIF3_Msk

Channel 3 Global interrupt flag

◆ DMA_ISR_GIF3_Msk

#define DMA_ISR_GIF3_Msk   (0x1UL << DMA_ISR_GIF3_Pos)

0x00000100

◆ DMA_ISR_GIF3_Pos

#define DMA_ISR_GIF3_Pos   (8U)

◆ DMA_ISR_GIF4

#define DMA_ISR_GIF4   DMA_ISR_GIF4_Msk

Channel 4 Global interrupt flag

◆ DMA_ISR_GIF4_Msk

#define DMA_ISR_GIF4_Msk   (0x1UL << DMA_ISR_GIF4_Pos)

0x00001000

◆ DMA_ISR_GIF4_Pos

#define DMA_ISR_GIF4_Pos   (12U)

◆ DMA_ISR_GIF5

#define DMA_ISR_GIF5   DMA_ISR_GIF5_Msk

Channel 5 Global interrupt flag

◆ DMA_ISR_GIF5_Msk

#define DMA_ISR_GIF5_Msk   (0x1UL << DMA_ISR_GIF5_Pos)

0x00010000

◆ DMA_ISR_GIF5_Pos

#define DMA_ISR_GIF5_Pos   (16U)

◆ DMA_ISR_GIF6

#define DMA_ISR_GIF6   DMA_ISR_GIF6_Msk

Channel 6 Global interrupt flag

◆ DMA_ISR_GIF6_Msk

#define DMA_ISR_GIF6_Msk   (0x1UL << DMA_ISR_GIF6_Pos)

0x00100000

◆ DMA_ISR_GIF6_Pos

#define DMA_ISR_GIF6_Pos   (20U)

◆ DMA_ISR_GIF7

#define DMA_ISR_GIF7   DMA_ISR_GIF7_Msk

Channel 7 Global interrupt flag

◆ DMA_ISR_GIF7_Msk

#define DMA_ISR_GIF7_Msk   (0x1UL << DMA_ISR_GIF7_Pos)

0x01000000

◆ DMA_ISR_GIF7_Pos

#define DMA_ISR_GIF7_Pos   (24U)

◆ DMA_ISR_HTIF1

#define DMA_ISR_HTIF1   DMA_ISR_HTIF1_Msk

Channel 1 Half Transfer flag

◆ DMA_ISR_HTIF1_Msk

#define DMA_ISR_HTIF1_Msk   (0x1UL << DMA_ISR_HTIF1_Pos)

0x00000004

◆ DMA_ISR_HTIF1_Pos

#define DMA_ISR_HTIF1_Pos   (2U)

◆ DMA_ISR_HTIF2

#define DMA_ISR_HTIF2   DMA_ISR_HTIF2_Msk

Channel 2 Half Transfer flag

◆ DMA_ISR_HTIF2_Msk

#define DMA_ISR_HTIF2_Msk   (0x1UL << DMA_ISR_HTIF2_Pos)

0x00000040

◆ DMA_ISR_HTIF2_Pos

#define DMA_ISR_HTIF2_Pos   (6U)

◆ DMA_ISR_HTIF3

#define DMA_ISR_HTIF3   DMA_ISR_HTIF3_Msk

Channel 3 Half Transfer flag

◆ DMA_ISR_HTIF3_Msk

#define DMA_ISR_HTIF3_Msk   (0x1UL << DMA_ISR_HTIF3_Pos)

0x00000400

◆ DMA_ISR_HTIF3_Pos

#define DMA_ISR_HTIF3_Pos   (10U)

◆ DMA_ISR_HTIF4

#define DMA_ISR_HTIF4   DMA_ISR_HTIF4_Msk

Channel 4 Half Transfer flag

◆ DMA_ISR_HTIF4_Msk

#define DMA_ISR_HTIF4_Msk   (0x1UL << DMA_ISR_HTIF4_Pos)

0x00004000

◆ DMA_ISR_HTIF4_Pos

#define DMA_ISR_HTIF4_Pos   (14U)

◆ DMA_ISR_HTIF5

#define DMA_ISR_HTIF5   DMA_ISR_HTIF5_Msk

Channel 5 Half Transfer flag

◆ DMA_ISR_HTIF5_Msk

#define DMA_ISR_HTIF5_Msk   (0x1UL << DMA_ISR_HTIF5_Pos)

0x00040000

◆ DMA_ISR_HTIF5_Pos

#define DMA_ISR_HTIF5_Pos   (18U)

◆ DMA_ISR_HTIF6

#define DMA_ISR_HTIF6   DMA_ISR_HTIF6_Msk

Channel 6 Half Transfer flag

◆ DMA_ISR_HTIF6_Msk

#define DMA_ISR_HTIF6_Msk   (0x1UL << DMA_ISR_HTIF6_Pos)

0x00400000

◆ DMA_ISR_HTIF6_Pos

#define DMA_ISR_HTIF6_Pos   (22U)

◆ DMA_ISR_HTIF7

#define DMA_ISR_HTIF7   DMA_ISR_HTIF7_Msk

Channel 7 Half Transfer flag

◆ DMA_ISR_HTIF7_Msk

#define DMA_ISR_HTIF7_Msk   (0x1UL << DMA_ISR_HTIF7_Pos)

0x04000000

◆ DMA_ISR_HTIF7_Pos

#define DMA_ISR_HTIF7_Pos   (26U)

◆ DMA_ISR_TCIF1

#define DMA_ISR_TCIF1   DMA_ISR_TCIF1_Msk

Channel 1 Transfer Complete flag

◆ DMA_ISR_TCIF1_Msk

#define DMA_ISR_TCIF1_Msk   (0x1UL << DMA_ISR_TCIF1_Pos)

0x00000002

◆ DMA_ISR_TCIF1_Pos

#define DMA_ISR_TCIF1_Pos   (1U)

◆ DMA_ISR_TCIF2

#define DMA_ISR_TCIF2   DMA_ISR_TCIF2_Msk

Channel 2 Transfer Complete flag

◆ DMA_ISR_TCIF2_Msk

#define DMA_ISR_TCIF2_Msk   (0x1UL << DMA_ISR_TCIF2_Pos)

0x00000020

◆ DMA_ISR_TCIF2_Pos

#define DMA_ISR_TCIF2_Pos   (5U)

◆ DMA_ISR_TCIF3

#define DMA_ISR_TCIF3   DMA_ISR_TCIF3_Msk

Channel 3 Transfer Complete flag

◆ DMA_ISR_TCIF3_Msk

#define DMA_ISR_TCIF3_Msk   (0x1UL << DMA_ISR_TCIF3_Pos)

0x00000200

◆ DMA_ISR_TCIF3_Pos

#define DMA_ISR_TCIF3_Pos   (9U)

◆ DMA_ISR_TCIF4

#define DMA_ISR_TCIF4   DMA_ISR_TCIF4_Msk

Channel 4 Transfer Complete flag

◆ DMA_ISR_TCIF4_Msk

#define DMA_ISR_TCIF4_Msk   (0x1UL << DMA_ISR_TCIF4_Pos)

0x00002000

◆ DMA_ISR_TCIF4_Pos

#define DMA_ISR_TCIF4_Pos   (13U)

◆ DMA_ISR_TCIF5

#define DMA_ISR_TCIF5   DMA_ISR_TCIF5_Msk

Channel 5 Transfer Complete flag

◆ DMA_ISR_TCIF5_Msk

#define DMA_ISR_TCIF5_Msk   (0x1UL << DMA_ISR_TCIF5_Pos)

0x00020000

◆ DMA_ISR_TCIF5_Pos

#define DMA_ISR_TCIF5_Pos   (17U)

◆ DMA_ISR_TCIF6

#define DMA_ISR_TCIF6   DMA_ISR_TCIF6_Msk

Channel 6 Transfer Complete flag

◆ DMA_ISR_TCIF6_Msk

#define DMA_ISR_TCIF6_Msk   (0x1UL << DMA_ISR_TCIF6_Pos)

0x00200000

◆ DMA_ISR_TCIF6_Pos

#define DMA_ISR_TCIF6_Pos   (21U)

◆ DMA_ISR_TCIF7

#define DMA_ISR_TCIF7   DMA_ISR_TCIF7_Msk

Channel 7 Transfer Complete flag

◆ DMA_ISR_TCIF7_Msk

#define DMA_ISR_TCIF7_Msk   (0x1UL << DMA_ISR_TCIF7_Pos)

0x02000000

◆ DMA_ISR_TCIF7_Pos

#define DMA_ISR_TCIF7_Pos   (25U)

◆ DMA_ISR_TEIF1

#define DMA_ISR_TEIF1   DMA_ISR_TEIF1_Msk

Channel 1 Transfer Error flag

◆ DMA_ISR_TEIF1_Msk

#define DMA_ISR_TEIF1_Msk   (0x1UL << DMA_ISR_TEIF1_Pos)

0x00000008

◆ DMA_ISR_TEIF1_Pos

#define DMA_ISR_TEIF1_Pos   (3U)

◆ DMA_ISR_TEIF2

#define DMA_ISR_TEIF2   DMA_ISR_TEIF2_Msk

Channel 2 Transfer Error flag

◆ DMA_ISR_TEIF2_Msk

#define DMA_ISR_TEIF2_Msk   (0x1UL << DMA_ISR_TEIF2_Pos)

0x00000080

◆ DMA_ISR_TEIF2_Pos

#define DMA_ISR_TEIF2_Pos   (7U)

◆ DMA_ISR_TEIF3

#define DMA_ISR_TEIF3   DMA_ISR_TEIF3_Msk

Channel 3 Transfer Error flag

◆ DMA_ISR_TEIF3_Msk

#define DMA_ISR_TEIF3_Msk   (0x1UL << DMA_ISR_TEIF3_Pos)

0x00000800

◆ DMA_ISR_TEIF3_Pos

#define DMA_ISR_TEIF3_Pos   (11U)

◆ DMA_ISR_TEIF4

#define DMA_ISR_TEIF4   DMA_ISR_TEIF4_Msk

Channel 4 Transfer Error flag

◆ DMA_ISR_TEIF4_Msk

#define DMA_ISR_TEIF4_Msk   (0x1UL << DMA_ISR_TEIF4_Pos)

0x00008000

◆ DMA_ISR_TEIF4_Pos

#define DMA_ISR_TEIF4_Pos   (15U)

◆ DMA_ISR_TEIF5

#define DMA_ISR_TEIF5   DMA_ISR_TEIF5_Msk

Channel 5 Transfer Error flag

◆ DMA_ISR_TEIF5_Msk

#define DMA_ISR_TEIF5_Msk   (0x1UL << DMA_ISR_TEIF5_Pos)

0x00080000

◆ DMA_ISR_TEIF5_Pos

#define DMA_ISR_TEIF5_Pos   (19U)

◆ DMA_ISR_TEIF6

#define DMA_ISR_TEIF6   DMA_ISR_TEIF6_Msk

Channel 6 Transfer Error flag

◆ DMA_ISR_TEIF6_Msk

#define DMA_ISR_TEIF6_Msk   (0x1UL << DMA_ISR_TEIF6_Pos)

0x00800000

◆ DMA_ISR_TEIF6_Pos

#define DMA_ISR_TEIF6_Pos   (23U)

◆ DMA_ISR_TEIF7

#define DMA_ISR_TEIF7   DMA_ISR_TEIF7_Msk

Channel 7 Transfer Error flag

◆ DMA_ISR_TEIF7_Msk

#define DMA_ISR_TEIF7_Msk   (0x1UL << DMA_ISR_TEIF7_Pos)

0x08000000

◆ DMA_ISR_TEIF7_Pos

#define DMA_ISR_TEIF7_Pos   (27U)

◆ EXTI_EMR_EM0

#define EXTI_EMR_EM0   EXTI_EMR_EM0_Msk

Event Mask on line 0

◆ EXTI_EMR_EM0_Msk

#define EXTI_EMR_EM0_Msk   (0x1UL << EXTI_EMR_EM0_Pos)

0x00000001

◆ EXTI_EMR_EM0_Pos

#define EXTI_EMR_EM0_Pos   (0U)

◆ EXTI_EMR_EM1

#define EXTI_EMR_EM1   EXTI_EMR_EM1_Msk

Event Mask on line 1

◆ EXTI_EMR_EM10

#define EXTI_EMR_EM10   EXTI_EMR_EM10_Msk

Event Mask on line 10

◆ EXTI_EMR_EM10_Msk

#define EXTI_EMR_EM10_Msk   (0x1UL << EXTI_EMR_EM10_Pos)

0x00000400

◆ EXTI_EMR_EM10_Pos

#define EXTI_EMR_EM10_Pos   (10U)

◆ EXTI_EMR_EM11

#define EXTI_EMR_EM11   EXTI_EMR_EM11_Msk

Event Mask on line 11

◆ EXTI_EMR_EM11_Msk

#define EXTI_EMR_EM11_Msk   (0x1UL << EXTI_EMR_EM11_Pos)

0x00000800

◆ EXTI_EMR_EM11_Pos

#define EXTI_EMR_EM11_Pos   (11U)

◆ EXTI_EMR_EM12

#define EXTI_EMR_EM12   EXTI_EMR_EM12_Msk

Event Mask on line 12

◆ EXTI_EMR_EM12_Msk

#define EXTI_EMR_EM12_Msk   (0x1UL << EXTI_EMR_EM12_Pos)

0x00001000

◆ EXTI_EMR_EM12_Pos

#define EXTI_EMR_EM12_Pos   (12U)

◆ EXTI_EMR_EM13

#define EXTI_EMR_EM13   EXTI_EMR_EM13_Msk

Event Mask on line 13

◆ EXTI_EMR_EM13_Msk

#define EXTI_EMR_EM13_Msk   (0x1UL << EXTI_EMR_EM13_Pos)

0x00002000

◆ EXTI_EMR_EM13_Pos

#define EXTI_EMR_EM13_Pos   (13U)

◆ EXTI_EMR_EM14

#define EXTI_EMR_EM14   EXTI_EMR_EM14_Msk

Event Mask on line 14

◆ EXTI_EMR_EM14_Msk

#define EXTI_EMR_EM14_Msk   (0x1UL << EXTI_EMR_EM14_Pos)

0x00004000

◆ EXTI_EMR_EM14_Pos

#define EXTI_EMR_EM14_Pos   (14U)

◆ EXTI_EMR_EM15

#define EXTI_EMR_EM15   EXTI_EMR_EM15_Msk

Event Mask on line 15

◆ EXTI_EMR_EM15_Msk

#define EXTI_EMR_EM15_Msk   (0x1UL << EXTI_EMR_EM15_Pos)

0x00008000

◆ EXTI_EMR_EM15_Pos

#define EXTI_EMR_EM15_Pos   (15U)

◆ EXTI_EMR_EM16

#define EXTI_EMR_EM16   EXTI_EMR_EM16_Msk

Event Mask on line 16

◆ EXTI_EMR_EM16_Msk

#define EXTI_EMR_EM16_Msk   (0x1UL << EXTI_EMR_EM16_Pos)

0x00010000

◆ EXTI_EMR_EM16_Pos

#define EXTI_EMR_EM16_Pos   (16U)

◆ EXTI_EMR_EM17

#define EXTI_EMR_EM17   EXTI_EMR_EM17_Msk

Event Mask on line 17

◆ EXTI_EMR_EM17_Msk

#define EXTI_EMR_EM17_Msk   (0x1UL << EXTI_EMR_EM17_Pos)

0x00020000

◆ EXTI_EMR_EM17_Pos

#define EXTI_EMR_EM17_Pos   (17U)

◆ EXTI_EMR_EM18

#define EXTI_EMR_EM18   EXTI_EMR_EM18_Msk

Event Mask on line 18

◆ EXTI_EMR_EM18_Msk

#define EXTI_EMR_EM18_Msk   (0x1UL << EXTI_EMR_EM18_Pos)

0x00040000

◆ EXTI_EMR_EM18_Pos

#define EXTI_EMR_EM18_Pos   (18U)

◆ EXTI_EMR_EM19

#define EXTI_EMR_EM19   EXTI_EMR_EM19_Msk

Event Mask on line 19

◆ EXTI_EMR_EM19_Msk

#define EXTI_EMR_EM19_Msk   (0x1UL << EXTI_EMR_EM19_Pos)

0x00080000

◆ EXTI_EMR_EM19_Pos

#define EXTI_EMR_EM19_Pos   (19U)

◆ EXTI_EMR_EM1_Msk

#define EXTI_EMR_EM1_Msk   (0x1UL << EXTI_EMR_EM1_Pos)

0x00000002

◆ EXTI_EMR_EM1_Pos

#define EXTI_EMR_EM1_Pos   (1U)

◆ EXTI_EMR_EM2

#define EXTI_EMR_EM2   EXTI_EMR_EM2_Msk

Event Mask on line 2

◆ EXTI_EMR_EM20

#define EXTI_EMR_EM20   EXTI_EMR_EM20_Msk

Event Mask on line 20

◆ EXTI_EMR_EM20_Msk

#define EXTI_EMR_EM20_Msk   (0x1UL << EXTI_EMR_EM20_Pos)

0x00100000

◆ EXTI_EMR_EM20_Pos

#define EXTI_EMR_EM20_Pos   (20U)

◆ EXTI_EMR_EM21

#define EXTI_EMR_EM21   EXTI_EMR_EM21_Msk

Event Mask on line 21

◆ EXTI_EMR_EM21_Msk

#define EXTI_EMR_EM21_Msk   (0x1UL << EXTI_EMR_EM21_Pos)

0x00200000

◆ EXTI_EMR_EM21_Pos

#define EXTI_EMR_EM21_Pos   (21U)

◆ EXTI_EMR_EM22

#define EXTI_EMR_EM22   EXTI_EMR_EM22_Msk

Event Mask on line 22

◆ EXTI_EMR_EM22_Msk

#define EXTI_EMR_EM22_Msk   (0x1UL << EXTI_EMR_EM22_Pos)

0x00400000

◆ EXTI_EMR_EM22_Pos

#define EXTI_EMR_EM22_Pos   (22U)

◆ EXTI_EMR_EM23

#define EXTI_EMR_EM23   EXTI_EMR_EM23_Msk

Event Mask on line 23

◆ EXTI_EMR_EM23_Msk

#define EXTI_EMR_EM23_Msk   (0x1UL << EXTI_EMR_EM23_Pos)

0x00800000

◆ EXTI_EMR_EM23_Pos

#define EXTI_EMR_EM23_Pos   (23U)

◆ EXTI_EMR_EM25

#define EXTI_EMR_EM25   EXTI_EMR_EM25_Msk

Event Mask on line 25

◆ EXTI_EMR_EM25_Msk

#define EXTI_EMR_EM25_Msk   (0x1UL << EXTI_EMR_EM25_Pos)

0x02000000

◆ EXTI_EMR_EM25_Pos

#define EXTI_EMR_EM25_Pos   (25U)

◆ EXTI_EMR_EM26

#define EXTI_EMR_EM26   EXTI_EMR_EM26_Msk

Event Mask on line 26

◆ EXTI_EMR_EM26_Msk

#define EXTI_EMR_EM26_Msk   (0x1UL << EXTI_EMR_EM26_Pos)

0x04000000

◆ EXTI_EMR_EM26_Pos

#define EXTI_EMR_EM26_Pos   (26U)

◆ EXTI_EMR_EM28

#define EXTI_EMR_EM28   EXTI_EMR_EM28_Msk

Event Mask on line 28

◆ EXTI_EMR_EM28_Msk

#define EXTI_EMR_EM28_Msk   (0x1UL << EXTI_EMR_EM28_Pos)

0x10000000

◆ EXTI_EMR_EM28_Pos

#define EXTI_EMR_EM28_Pos   (28U)

◆ EXTI_EMR_EM29

#define EXTI_EMR_EM29   EXTI_EMR_EM29_Msk

Event Mask on line 29

◆ EXTI_EMR_EM29_Msk

#define EXTI_EMR_EM29_Msk   (0x1UL << EXTI_EMR_EM29_Pos)

0x20000000

◆ EXTI_EMR_EM29_Pos

#define EXTI_EMR_EM29_Pos   (29U)

◆ EXTI_EMR_EM2_Msk

#define EXTI_EMR_EM2_Msk   (0x1UL << EXTI_EMR_EM2_Pos)

0x00000004

◆ EXTI_EMR_EM2_Pos

#define EXTI_EMR_EM2_Pos   (2U)

◆ EXTI_EMR_EM3

#define EXTI_EMR_EM3   EXTI_EMR_EM3_Msk

Event Mask on line 3

◆ EXTI_EMR_EM3_Msk

#define EXTI_EMR_EM3_Msk   (0x1UL << EXTI_EMR_EM3_Pos)

0x00000008

◆ EXTI_EMR_EM3_Pos

#define EXTI_EMR_EM3_Pos   (3U)

◆ EXTI_EMR_EM4

#define EXTI_EMR_EM4   EXTI_EMR_EM4_Msk

Event Mask on line 4

◆ EXTI_EMR_EM4_Msk

#define EXTI_EMR_EM4_Msk   (0x1UL << EXTI_EMR_EM4_Pos)

0x00000010

◆ EXTI_EMR_EM4_Pos

#define EXTI_EMR_EM4_Pos   (4U)

◆ EXTI_EMR_EM5

#define EXTI_EMR_EM5   EXTI_EMR_EM5_Msk

Event Mask on line 5

◆ EXTI_EMR_EM5_Msk

#define EXTI_EMR_EM5_Msk   (0x1UL << EXTI_EMR_EM5_Pos)

0x00000020

◆ EXTI_EMR_EM5_Pos

#define EXTI_EMR_EM5_Pos   (5U)

◆ EXTI_EMR_EM6

#define EXTI_EMR_EM6   EXTI_EMR_EM6_Msk

Event Mask on line 6

◆ EXTI_EMR_EM6_Msk

#define EXTI_EMR_EM6_Msk   (0x1UL << EXTI_EMR_EM6_Pos)

0x00000040

◆ EXTI_EMR_EM6_Pos

#define EXTI_EMR_EM6_Pos   (6U)

◆ EXTI_EMR_EM7

#define EXTI_EMR_EM7   EXTI_EMR_EM7_Msk

Event Mask on line 7

◆ EXTI_EMR_EM7_Msk

#define EXTI_EMR_EM7_Msk   (0x1UL << EXTI_EMR_EM7_Pos)

0x00000080

◆ EXTI_EMR_EM7_Pos

#define EXTI_EMR_EM7_Pos   (7U)

◆ EXTI_EMR_EM8

#define EXTI_EMR_EM8   EXTI_EMR_EM8_Msk

Event Mask on line 8

◆ EXTI_EMR_EM8_Msk

#define EXTI_EMR_EM8_Msk   (0x1UL << EXTI_EMR_EM8_Pos)

0x00000100

◆ EXTI_EMR_EM8_Pos

#define EXTI_EMR_EM8_Pos   (8U)

◆ EXTI_EMR_EM9

#define EXTI_EMR_EM9   EXTI_EMR_EM9_Msk

Event Mask on line 9

◆ EXTI_EMR_EM9_Msk

#define EXTI_EMR_EM9_Msk   (0x1UL << EXTI_EMR_EM9_Pos)

0x00000200

◆ EXTI_EMR_EM9_Pos

#define EXTI_EMR_EM9_Pos   (9U)

◆ EXTI_FTSR_FT0

#define EXTI_FTSR_FT0   EXTI_FTSR_FT0_Msk

Falling trigger event configuration bit of line 0

◆ EXTI_FTSR_FT0_Msk

#define EXTI_FTSR_FT0_Msk   (0x1UL << EXTI_FTSR_FT0_Pos)

0x00000001

◆ EXTI_FTSR_FT0_Pos

#define EXTI_FTSR_FT0_Pos   (0U)

◆ EXTI_FTSR_FT1

#define EXTI_FTSR_FT1   EXTI_FTSR_FT1_Msk

Falling trigger event configuration bit of line 1

◆ EXTI_FTSR_FT10

#define EXTI_FTSR_FT10   EXTI_FTSR_FT10_Msk

Falling trigger event configuration bit of line 10

◆ EXTI_FTSR_FT10_Msk

#define EXTI_FTSR_FT10_Msk   (0x1UL << EXTI_FTSR_FT10_Pos)

0x00000400

◆ EXTI_FTSR_FT10_Pos

#define EXTI_FTSR_FT10_Pos   (10U)

◆ EXTI_FTSR_FT11

#define EXTI_FTSR_FT11   EXTI_FTSR_FT11_Msk

Falling trigger event configuration bit of line 11

◆ EXTI_FTSR_FT11_Msk

#define EXTI_FTSR_FT11_Msk   (0x1UL << EXTI_FTSR_FT11_Pos)

0x00000800

◆ EXTI_FTSR_FT11_Pos

#define EXTI_FTSR_FT11_Pos   (11U)

◆ EXTI_FTSR_FT12

#define EXTI_FTSR_FT12   EXTI_FTSR_FT12_Msk

Falling trigger event configuration bit of line 12

◆ EXTI_FTSR_FT12_Msk

#define EXTI_FTSR_FT12_Msk   (0x1UL << EXTI_FTSR_FT12_Pos)

0x00001000

◆ EXTI_FTSR_FT12_Pos

#define EXTI_FTSR_FT12_Pos   (12U)

◆ EXTI_FTSR_FT13

#define EXTI_FTSR_FT13   EXTI_FTSR_FT13_Msk

Falling trigger event configuration bit of line 13

◆ EXTI_FTSR_FT13_Msk

#define EXTI_FTSR_FT13_Msk   (0x1UL << EXTI_FTSR_FT13_Pos)

0x00002000

◆ EXTI_FTSR_FT13_Pos

#define EXTI_FTSR_FT13_Pos   (13U)

◆ EXTI_FTSR_FT14

#define EXTI_FTSR_FT14   EXTI_FTSR_FT14_Msk

Falling trigger event configuration bit of line 14

◆ EXTI_FTSR_FT14_Msk

#define EXTI_FTSR_FT14_Msk   (0x1UL << EXTI_FTSR_FT14_Pos)

0x00004000

◆ EXTI_FTSR_FT14_Pos

#define EXTI_FTSR_FT14_Pos   (14U)

◆ EXTI_FTSR_FT15

#define EXTI_FTSR_FT15   EXTI_FTSR_FT15_Msk

Falling trigger event configuration bit of line 15

◆ EXTI_FTSR_FT15_Msk

#define EXTI_FTSR_FT15_Msk   (0x1UL << EXTI_FTSR_FT15_Pos)

0x00008000

◆ EXTI_FTSR_FT15_Pos

#define EXTI_FTSR_FT15_Pos   (15U)

◆ EXTI_FTSR_FT16

#define EXTI_FTSR_FT16   EXTI_FTSR_FT16_Msk

Falling trigger event configuration bit of line 16

◆ EXTI_FTSR_FT16_Msk

#define EXTI_FTSR_FT16_Msk   (0x1UL << EXTI_FTSR_FT16_Pos)

0x00010000

◆ EXTI_FTSR_FT16_Pos

#define EXTI_FTSR_FT16_Pos   (16U)

◆ EXTI_FTSR_FT17

#define EXTI_FTSR_FT17   EXTI_FTSR_FT17_Msk

Falling trigger event configuration bit of line 17

◆ EXTI_FTSR_FT17_Msk

#define EXTI_FTSR_FT17_Msk   (0x1UL << EXTI_FTSR_FT17_Pos)

0x00020000

◆ EXTI_FTSR_FT17_Pos

#define EXTI_FTSR_FT17_Pos   (17U)

◆ EXTI_FTSR_FT19

#define EXTI_FTSR_FT19   EXTI_FTSR_FT19_Msk

Falling trigger event configuration bit of line 19

◆ EXTI_FTSR_FT19_Msk

#define EXTI_FTSR_FT19_Msk   (0x1UL << EXTI_FTSR_FT19_Pos)

0x00080000

◆ EXTI_FTSR_FT19_Pos

#define EXTI_FTSR_FT19_Pos   (19U)

◆ EXTI_FTSR_FT1_Msk

#define EXTI_FTSR_FT1_Msk   (0x1UL << EXTI_FTSR_FT1_Pos)

0x00000002

◆ EXTI_FTSR_FT1_Pos

#define EXTI_FTSR_FT1_Pos   (1U)

◆ EXTI_FTSR_FT2

#define EXTI_FTSR_FT2   EXTI_FTSR_FT2_Msk

Falling trigger event configuration bit of line 2

◆ EXTI_FTSR_FT20

#define EXTI_FTSR_FT20   EXTI_FTSR_FT20_Msk

Falling trigger event configuration bit of line 20

◆ EXTI_FTSR_FT20_Msk

#define EXTI_FTSR_FT20_Msk   (0x1UL << EXTI_FTSR_FT20_Pos)

0x00100000

◆ EXTI_FTSR_FT20_Pos

#define EXTI_FTSR_FT20_Pos   (20U)

◆ EXTI_FTSR_FT21

#define EXTI_FTSR_FT21   EXTI_FTSR_FT21_Msk

Falling trigger event configuration bit of line 21

◆ EXTI_FTSR_FT21_Msk

#define EXTI_FTSR_FT21_Msk   (0x1UL << EXTI_FTSR_FT21_Pos)

0x00200000

◆ EXTI_FTSR_FT21_Pos

#define EXTI_FTSR_FT21_Pos   (21U)

◆ EXTI_FTSR_FT22

#define EXTI_FTSR_FT22   EXTI_FTSR_FT22_Msk

Falling trigger event configuration bit of line 22

◆ EXTI_FTSR_FT22_Msk

#define EXTI_FTSR_FT22_Msk   (0x1UL << EXTI_FTSR_FT22_Pos)

0x00400000

◆ EXTI_FTSR_FT22_Pos

#define EXTI_FTSR_FT22_Pos   (22U)

◆ EXTI_FTSR_FT2_Msk

#define EXTI_FTSR_FT2_Msk   (0x1UL << EXTI_FTSR_FT2_Pos)

0x00000004

◆ EXTI_FTSR_FT2_Pos

#define EXTI_FTSR_FT2_Pos   (2U)

◆ EXTI_FTSR_FT3

#define EXTI_FTSR_FT3   EXTI_FTSR_FT3_Msk

Falling trigger event configuration bit of line 3

◆ EXTI_FTSR_FT3_Msk

#define EXTI_FTSR_FT3_Msk   (0x1UL << EXTI_FTSR_FT3_Pos)

0x00000008

◆ EXTI_FTSR_FT3_Pos

#define EXTI_FTSR_FT3_Pos   (3U)

◆ EXTI_FTSR_FT4

#define EXTI_FTSR_FT4   EXTI_FTSR_FT4_Msk

Falling trigger event configuration bit of line 4

◆ EXTI_FTSR_FT4_Msk

#define EXTI_FTSR_FT4_Msk   (0x1UL << EXTI_FTSR_FT4_Pos)

0x00000010

◆ EXTI_FTSR_FT4_Pos

#define EXTI_FTSR_FT4_Pos   (4U)

◆ EXTI_FTSR_FT5

#define EXTI_FTSR_FT5   EXTI_FTSR_FT5_Msk

Falling trigger event configuration bit of line 5

◆ EXTI_FTSR_FT5_Msk

#define EXTI_FTSR_FT5_Msk   (0x1UL << EXTI_FTSR_FT5_Pos)

0x00000020

◆ EXTI_FTSR_FT5_Pos

#define EXTI_FTSR_FT5_Pos   (5U)

◆ EXTI_FTSR_FT6

#define EXTI_FTSR_FT6   EXTI_FTSR_FT6_Msk

Falling trigger event configuration bit of line 6

◆ EXTI_FTSR_FT6_Msk

#define EXTI_FTSR_FT6_Msk   (0x1UL << EXTI_FTSR_FT6_Pos)

0x00000040

◆ EXTI_FTSR_FT6_Pos

#define EXTI_FTSR_FT6_Pos   (6U)

◆ EXTI_FTSR_FT7

#define EXTI_FTSR_FT7   EXTI_FTSR_FT7_Msk

Falling trigger event configuration bit of line 7

◆ EXTI_FTSR_FT7_Msk

#define EXTI_FTSR_FT7_Msk   (0x1UL << EXTI_FTSR_FT7_Pos)

0x00000080

◆ EXTI_FTSR_FT7_Pos

#define EXTI_FTSR_FT7_Pos   (7U)

◆ EXTI_FTSR_FT8

#define EXTI_FTSR_FT8   EXTI_FTSR_FT8_Msk

Falling trigger event configuration bit of line 8

◆ EXTI_FTSR_FT8_Msk

#define EXTI_FTSR_FT8_Msk   (0x1UL << EXTI_FTSR_FT8_Pos)

0x00000100

◆ EXTI_FTSR_FT8_Pos

#define EXTI_FTSR_FT8_Pos   (8U)

◆ EXTI_FTSR_FT9

#define EXTI_FTSR_FT9   EXTI_FTSR_FT9_Msk

Falling trigger event configuration bit of line 9

◆ EXTI_FTSR_FT9_Msk

#define EXTI_FTSR_FT9_Msk   (0x1UL << EXTI_FTSR_FT9_Pos)

0x00000200

◆ EXTI_FTSR_FT9_Pos

#define EXTI_FTSR_FT9_Pos   (9U)

◆ EXTI_FTSR_TR0

#define EXTI_FTSR_TR0   EXTI_FTSR_FT0

◆ EXTI_FTSR_TR1

#define EXTI_FTSR_TR1   EXTI_FTSR_FT1

◆ EXTI_FTSR_TR10

#define EXTI_FTSR_TR10   EXTI_FTSR_FT10

◆ EXTI_FTSR_TR11

#define EXTI_FTSR_TR11   EXTI_FTSR_FT11

◆ EXTI_FTSR_TR12

#define EXTI_FTSR_TR12   EXTI_FTSR_FT12

◆ EXTI_FTSR_TR13

#define EXTI_FTSR_TR13   EXTI_FTSR_FT13

◆ EXTI_FTSR_TR14

#define EXTI_FTSR_TR14   EXTI_FTSR_FT14

◆ EXTI_FTSR_TR15

#define EXTI_FTSR_TR15   EXTI_FTSR_FT15

◆ EXTI_FTSR_TR16

#define EXTI_FTSR_TR16   EXTI_FTSR_FT16

◆ EXTI_FTSR_TR17

#define EXTI_FTSR_TR17   EXTI_FTSR_FT17

◆ EXTI_FTSR_TR19

#define EXTI_FTSR_TR19   EXTI_FTSR_FT19

◆ EXTI_FTSR_TR2

#define EXTI_FTSR_TR2   EXTI_FTSR_FT2

◆ EXTI_FTSR_TR20

#define EXTI_FTSR_TR20   EXTI_FTSR_FT20

◆ EXTI_FTSR_TR21

#define EXTI_FTSR_TR21   EXTI_FTSR_FT21

◆ EXTI_FTSR_TR22

#define EXTI_FTSR_TR22   EXTI_FTSR_FT22

◆ EXTI_FTSR_TR3

#define EXTI_FTSR_TR3   EXTI_FTSR_FT3

◆ EXTI_FTSR_TR4

#define EXTI_FTSR_TR4   EXTI_FTSR_FT4

◆ EXTI_FTSR_TR5

#define EXTI_FTSR_TR5   EXTI_FTSR_FT5

◆ EXTI_FTSR_TR6

#define EXTI_FTSR_TR6   EXTI_FTSR_FT6

◆ EXTI_FTSR_TR7

#define EXTI_FTSR_TR7   EXTI_FTSR_FT7

◆ EXTI_FTSR_TR8

#define EXTI_FTSR_TR8   EXTI_FTSR_FT8

◆ EXTI_FTSR_TR9

#define EXTI_FTSR_TR9   EXTI_FTSR_FT9

◆ EXTI_IMR_IM

#define EXTI_IMR_IM   EXTI_IMR_IM_Msk

Interrupt Mask All

◆ EXTI_IMR_IM0

#define EXTI_IMR_IM0   EXTI_IMR_IM0_Msk

Interrupt Mask on line 0

◆ EXTI_IMR_IM0_Msk

#define EXTI_IMR_IM0_Msk   (0x1UL << EXTI_IMR_IM0_Pos)

0x00000001

◆ EXTI_IMR_IM0_Pos

#define EXTI_IMR_IM0_Pos   (0U)

◆ EXTI_IMR_IM1

#define EXTI_IMR_IM1   EXTI_IMR_IM1_Msk

Interrupt Mask on line 1

◆ EXTI_IMR_IM10

#define EXTI_IMR_IM10   EXTI_IMR_IM10_Msk

Interrupt Mask on line 10

◆ EXTI_IMR_IM10_Msk

#define EXTI_IMR_IM10_Msk   (0x1UL << EXTI_IMR_IM10_Pos)

0x00000400

◆ EXTI_IMR_IM10_Pos

#define EXTI_IMR_IM10_Pos   (10U)

◆ EXTI_IMR_IM11

#define EXTI_IMR_IM11   EXTI_IMR_IM11_Msk

Interrupt Mask on line 11

◆ EXTI_IMR_IM11_Msk

#define EXTI_IMR_IM11_Msk   (0x1UL << EXTI_IMR_IM11_Pos)

0x00000800

◆ EXTI_IMR_IM11_Pos

#define EXTI_IMR_IM11_Pos   (11U)

◆ EXTI_IMR_IM12

#define EXTI_IMR_IM12   EXTI_IMR_IM12_Msk

Interrupt Mask on line 12

◆ EXTI_IMR_IM12_Msk

#define EXTI_IMR_IM12_Msk   (0x1UL << EXTI_IMR_IM12_Pos)

0x00001000

◆ EXTI_IMR_IM12_Pos

#define EXTI_IMR_IM12_Pos   (12U)

◆ EXTI_IMR_IM13

#define EXTI_IMR_IM13   EXTI_IMR_IM13_Msk

Interrupt Mask on line 13

◆ EXTI_IMR_IM13_Msk

#define EXTI_IMR_IM13_Msk   (0x1UL << EXTI_IMR_IM13_Pos)

0x00002000

◆ EXTI_IMR_IM13_Pos

#define EXTI_IMR_IM13_Pos   (13U)

◆ EXTI_IMR_IM14

#define EXTI_IMR_IM14   EXTI_IMR_IM14_Msk

Interrupt Mask on line 14

◆ EXTI_IMR_IM14_Msk

#define EXTI_IMR_IM14_Msk   (0x1UL << EXTI_IMR_IM14_Pos)

0x00004000

◆ EXTI_IMR_IM14_Pos

#define EXTI_IMR_IM14_Pos   (14U)

◆ EXTI_IMR_IM15

#define EXTI_IMR_IM15   EXTI_IMR_IM15_Msk

Interrupt Mask on line 15

◆ EXTI_IMR_IM15_Msk

#define EXTI_IMR_IM15_Msk   (0x1UL << EXTI_IMR_IM15_Pos)

0x00008000

◆ EXTI_IMR_IM15_Pos

#define EXTI_IMR_IM15_Pos   (15U)

◆ EXTI_IMR_IM16

#define EXTI_IMR_IM16   EXTI_IMR_IM16_Msk

Interrupt Mask on line 16

◆ EXTI_IMR_IM16_Msk

#define EXTI_IMR_IM16_Msk   (0x1UL << EXTI_IMR_IM16_Pos)

0x00010000

◆ EXTI_IMR_IM16_Pos

#define EXTI_IMR_IM16_Pos   (16U)

◆ EXTI_IMR_IM17

#define EXTI_IMR_IM17   EXTI_IMR_IM17_Msk

Interrupt Mask on line 17

◆ EXTI_IMR_IM17_Msk

#define EXTI_IMR_IM17_Msk   (0x1UL << EXTI_IMR_IM17_Pos)

0x00020000

◆ EXTI_IMR_IM17_Pos

#define EXTI_IMR_IM17_Pos   (17U)

◆ EXTI_IMR_IM18

#define EXTI_IMR_IM18   EXTI_IMR_IM18_Msk

Interrupt Mask on line 18

◆ EXTI_IMR_IM18_Msk

#define EXTI_IMR_IM18_Msk   (0x1UL << EXTI_IMR_IM18_Pos)

0x00040000

◆ EXTI_IMR_IM18_Pos

#define EXTI_IMR_IM18_Pos   (18U)

◆ EXTI_IMR_IM19

#define EXTI_IMR_IM19   EXTI_IMR_IM19_Msk

Interrupt Mask on line 19

◆ EXTI_IMR_IM19_Msk

#define EXTI_IMR_IM19_Msk   (0x1UL << EXTI_IMR_IM19_Pos)

0x00080000

◆ EXTI_IMR_IM19_Pos

#define EXTI_IMR_IM19_Pos   (19U)

◆ EXTI_IMR_IM1_Msk

#define EXTI_IMR_IM1_Msk   (0x1UL << EXTI_IMR_IM1_Pos)

0x00000002

◆ EXTI_IMR_IM1_Pos

#define EXTI_IMR_IM1_Pos   (1U)

◆ EXTI_IMR_IM2

#define EXTI_IMR_IM2   EXTI_IMR_IM2_Msk

Interrupt Mask on line 2

◆ EXTI_IMR_IM20

#define EXTI_IMR_IM20   EXTI_IMR_IM20_Msk

Interrupt Mask on line 20

◆ EXTI_IMR_IM20_Msk

#define EXTI_IMR_IM20_Msk   (0x1UL << EXTI_IMR_IM20_Pos)

0x00100000

◆ EXTI_IMR_IM20_Pos

#define EXTI_IMR_IM20_Pos   (20U)

◆ EXTI_IMR_IM21

#define EXTI_IMR_IM21   EXTI_IMR_IM21_Msk

Interrupt Mask on line 21

◆ EXTI_IMR_IM21_Msk

#define EXTI_IMR_IM21_Msk   (0x1UL << EXTI_IMR_IM21_Pos)

0x00200000

◆ EXTI_IMR_IM21_Pos

#define EXTI_IMR_IM21_Pos   (21U)

◆ EXTI_IMR_IM22

#define EXTI_IMR_IM22   EXTI_IMR_IM22_Msk

Interrupt Mask on line 22

◆ EXTI_IMR_IM22_Msk

#define EXTI_IMR_IM22_Msk   (0x1UL << EXTI_IMR_IM22_Pos)

0x00400000

◆ EXTI_IMR_IM22_Pos

#define EXTI_IMR_IM22_Pos   (22U)

◆ EXTI_IMR_IM23

#define EXTI_IMR_IM23   EXTI_IMR_IM23_Msk

Interrupt Mask on line 23

◆ EXTI_IMR_IM23_Msk

#define EXTI_IMR_IM23_Msk   (0x1UL << EXTI_IMR_IM23_Pos)

0x00800000

◆ EXTI_IMR_IM23_Pos

#define EXTI_IMR_IM23_Pos   (23U)

◆ EXTI_IMR_IM25

#define EXTI_IMR_IM25   EXTI_IMR_IM25_Msk

Interrupt Mask on line 25

◆ EXTI_IMR_IM25_Msk

#define EXTI_IMR_IM25_Msk   (0x1UL << EXTI_IMR_IM25_Pos)

0x02000000

◆ EXTI_IMR_IM25_Pos

#define EXTI_IMR_IM25_Pos   (25U)

◆ EXTI_IMR_IM26

#define EXTI_IMR_IM26   EXTI_IMR_IM26_Msk

Interrupt Mask on line 26

◆ EXTI_IMR_IM26_Msk

#define EXTI_IMR_IM26_Msk   (0x1UL << EXTI_IMR_IM26_Pos)

0x04000000

◆ EXTI_IMR_IM26_Pos

#define EXTI_IMR_IM26_Pos   (26U)

◆ EXTI_IMR_IM28

#define EXTI_IMR_IM28   EXTI_IMR_IM28_Msk

Interrupt Mask on line 28

◆ EXTI_IMR_IM28_Msk

#define EXTI_IMR_IM28_Msk   (0x1UL << EXTI_IMR_IM28_Pos)

0x10000000

◆ EXTI_IMR_IM28_Pos

#define EXTI_IMR_IM28_Pos   (28U)

◆ EXTI_IMR_IM29

#define EXTI_IMR_IM29   EXTI_IMR_IM29_Msk

Interrupt Mask on line 29

◆ EXTI_IMR_IM29_Msk

#define EXTI_IMR_IM29_Msk   (0x1UL << EXTI_IMR_IM29_Pos)

0x20000000

◆ EXTI_IMR_IM29_Pos

#define EXTI_IMR_IM29_Pos   (29U)

◆ EXTI_IMR_IM2_Msk

#define EXTI_IMR_IM2_Msk   (0x1UL << EXTI_IMR_IM2_Pos)

0x00000004

◆ EXTI_IMR_IM2_Pos

#define EXTI_IMR_IM2_Pos   (2U)

◆ EXTI_IMR_IM3

#define EXTI_IMR_IM3   EXTI_IMR_IM3_Msk

Interrupt Mask on line 3

◆ EXTI_IMR_IM3_Msk

#define EXTI_IMR_IM3_Msk   (0x1UL << EXTI_IMR_IM3_Pos)

0x00000008

◆ EXTI_IMR_IM3_Pos

#define EXTI_IMR_IM3_Pos   (3U)

◆ EXTI_IMR_IM4

#define EXTI_IMR_IM4   EXTI_IMR_IM4_Msk

Interrupt Mask on line 4

◆ EXTI_IMR_IM4_Msk

#define EXTI_IMR_IM4_Msk   (0x1UL << EXTI_IMR_IM4_Pos)

0x00000010

◆ EXTI_IMR_IM4_Pos

#define EXTI_IMR_IM4_Pos   (4U)

◆ EXTI_IMR_IM5

#define EXTI_IMR_IM5   EXTI_IMR_IM5_Msk

Interrupt Mask on line 5

◆ EXTI_IMR_IM5_Msk

#define EXTI_IMR_IM5_Msk   (0x1UL << EXTI_IMR_IM5_Pos)

0x00000020

◆ EXTI_IMR_IM5_Pos

#define EXTI_IMR_IM5_Pos   (5U)

◆ EXTI_IMR_IM6

#define EXTI_IMR_IM6   EXTI_IMR_IM6_Msk

Interrupt Mask on line 6

◆ EXTI_IMR_IM6_Msk

#define EXTI_IMR_IM6_Msk   (0x1UL << EXTI_IMR_IM6_Pos)

0x00000040

◆ EXTI_IMR_IM6_Pos

#define EXTI_IMR_IM6_Pos   (6U)

◆ EXTI_IMR_IM7

#define EXTI_IMR_IM7   EXTI_IMR_IM7_Msk

Interrupt Mask on line 7

◆ EXTI_IMR_IM7_Msk

#define EXTI_IMR_IM7_Msk   (0x1UL << EXTI_IMR_IM7_Pos)

0x00000080

◆ EXTI_IMR_IM7_Pos

#define EXTI_IMR_IM7_Pos   (7U)

◆ EXTI_IMR_IM8

#define EXTI_IMR_IM8   EXTI_IMR_IM8_Msk

Interrupt Mask on line 8

◆ EXTI_IMR_IM8_Msk

#define EXTI_IMR_IM8_Msk   (0x1UL << EXTI_IMR_IM8_Pos)

0x00000100

◆ EXTI_IMR_IM8_Pos

#define EXTI_IMR_IM8_Pos   (8U)

◆ EXTI_IMR_IM9

#define EXTI_IMR_IM9   EXTI_IMR_IM9_Msk

Interrupt Mask on line 9

◆ EXTI_IMR_IM9_Msk

#define EXTI_IMR_IM9_Msk   (0x1UL << EXTI_IMR_IM9_Pos)

0x00000200

◆ EXTI_IMR_IM9_Pos

#define EXTI_IMR_IM9_Pos   (9U)

◆ EXTI_IMR_IM_Msk

#define EXTI_IMR_IM_Msk   (0x36FFFFFFUL << EXTI_IMR_IM_Pos)

0x36FFFFFF

◆ EXTI_IMR_IM_Pos

#define EXTI_IMR_IM_Pos   (0U)

◆ EXTI_PR_PIF0

#define EXTI_PR_PIF0   EXTI_PR_PIF0_Msk

Pending bit 0

◆ EXTI_PR_PIF0_Msk

#define EXTI_PR_PIF0_Msk   (0x1UL << EXTI_PR_PIF0_Pos)

0x00000001

◆ EXTI_PR_PIF0_Pos

#define EXTI_PR_PIF0_Pos   (0U)

◆ EXTI_PR_PIF1

#define EXTI_PR_PIF1   EXTI_PR_PIF1_Msk

Pending bit 1

◆ EXTI_PR_PIF10

#define EXTI_PR_PIF10   EXTI_PR_PIF10_Msk

Pending bit 10

◆ EXTI_PR_PIF10_Msk

#define EXTI_PR_PIF10_Msk   (0x1UL << EXTI_PR_PIF10_Pos)

0x00000400

◆ EXTI_PR_PIF10_Pos

#define EXTI_PR_PIF10_Pos   (10U)

◆ EXTI_PR_PIF11

#define EXTI_PR_PIF11   EXTI_PR_PIF11_Msk

Pending bit 11

◆ EXTI_PR_PIF11_Msk

#define EXTI_PR_PIF11_Msk   (0x1UL << EXTI_PR_PIF11_Pos)

0x00000800

◆ EXTI_PR_PIF11_Pos

#define EXTI_PR_PIF11_Pos   (11U)

◆ EXTI_PR_PIF12

#define EXTI_PR_PIF12   EXTI_PR_PIF12_Msk

Pending bit 12

◆ EXTI_PR_PIF12_Msk

#define EXTI_PR_PIF12_Msk   (0x1UL << EXTI_PR_PIF12_Pos)

0x00001000

◆ EXTI_PR_PIF12_Pos

#define EXTI_PR_PIF12_Pos   (12U)

◆ EXTI_PR_PIF13

#define EXTI_PR_PIF13   EXTI_PR_PIF13_Msk

Pending bit 13

◆ EXTI_PR_PIF13_Msk

#define EXTI_PR_PIF13_Msk   (0x1UL << EXTI_PR_PIF13_Pos)

0x00002000

◆ EXTI_PR_PIF13_Pos

#define EXTI_PR_PIF13_Pos   (13U)

◆ EXTI_PR_PIF14

#define EXTI_PR_PIF14   EXTI_PR_PIF14_Msk

Pending bit 14

◆ EXTI_PR_PIF14_Msk

#define EXTI_PR_PIF14_Msk   (0x1UL << EXTI_PR_PIF14_Pos)

0x00004000

◆ EXTI_PR_PIF14_Pos

#define EXTI_PR_PIF14_Pos   (14U)

◆ EXTI_PR_PIF15

#define EXTI_PR_PIF15   EXTI_PR_PIF15_Msk

Pending bit 15

◆ EXTI_PR_PIF15_Msk

#define EXTI_PR_PIF15_Msk   (0x1UL << EXTI_PR_PIF15_Pos)

0x00008000

◆ EXTI_PR_PIF15_Pos

#define EXTI_PR_PIF15_Pos   (15U)

◆ EXTI_PR_PIF16

#define EXTI_PR_PIF16   EXTI_PR_PIF16_Msk

Pending bit 16

◆ EXTI_PR_PIF16_Msk

#define EXTI_PR_PIF16_Msk   (0x1UL << EXTI_PR_PIF16_Pos)

0x00010000

◆ EXTI_PR_PIF16_Pos

#define EXTI_PR_PIF16_Pos   (16U)

◆ EXTI_PR_PIF17

#define EXTI_PR_PIF17   EXTI_PR_PIF17_Msk

Pending bit 17

◆ EXTI_PR_PIF17_Msk

#define EXTI_PR_PIF17_Msk   (0x1UL << EXTI_PR_PIF17_Pos)

0x00020000

◆ EXTI_PR_PIF17_Pos

#define EXTI_PR_PIF17_Pos   (17U)

◆ EXTI_PR_PIF19

#define EXTI_PR_PIF19   EXTI_PR_PIF19_Msk

Pending bit 19

◆ EXTI_PR_PIF19_Msk

#define EXTI_PR_PIF19_Msk   (0x1UL << EXTI_PR_PIF19_Pos)

0x00080000

◆ EXTI_PR_PIF19_Pos

#define EXTI_PR_PIF19_Pos   (19U)

◆ EXTI_PR_PIF1_Msk

#define EXTI_PR_PIF1_Msk   (0x1UL << EXTI_PR_PIF1_Pos)

0x00000002

◆ EXTI_PR_PIF1_Pos

#define EXTI_PR_PIF1_Pos   (1U)

◆ EXTI_PR_PIF2

#define EXTI_PR_PIF2   EXTI_PR_PIF2_Msk

Pending bit 2

◆ EXTI_PR_PIF20

#define EXTI_PR_PIF20   EXTI_PR_PIF20_Msk

Pending bit 20

◆ EXTI_PR_PIF20_Msk

#define EXTI_PR_PIF20_Msk   (0x1UL << EXTI_PR_PIF20_Pos)

0x00100000

◆ EXTI_PR_PIF20_Pos

#define EXTI_PR_PIF20_Pos   (20U)

◆ EXTI_PR_PIF21

#define EXTI_PR_PIF21   EXTI_PR_PIF21_Msk

Pending bit 21

◆ EXTI_PR_PIF21_Msk

#define EXTI_PR_PIF21_Msk   (0x1UL << EXTI_PR_PIF21_Pos)

0x00200000

◆ EXTI_PR_PIF21_Pos

#define EXTI_PR_PIF21_Pos   (21U)

◆ EXTI_PR_PIF22

#define EXTI_PR_PIF22   EXTI_PR_PIF22_Msk

Pending bit 22

◆ EXTI_PR_PIF22_Msk

#define EXTI_PR_PIF22_Msk   (0x1UL << EXTI_PR_PIF22_Pos)

0x00400000

◆ EXTI_PR_PIF22_Pos

#define EXTI_PR_PIF22_Pos   (22U)

◆ EXTI_PR_PIF2_Msk

#define EXTI_PR_PIF2_Msk   (0x1UL << EXTI_PR_PIF2_Pos)

0x00000004

◆ EXTI_PR_PIF2_Pos

#define EXTI_PR_PIF2_Pos   (2U)

◆ EXTI_PR_PIF3

#define EXTI_PR_PIF3   EXTI_PR_PIF3_Msk

Pending bit 3

◆ EXTI_PR_PIF3_Msk

#define EXTI_PR_PIF3_Msk   (0x1UL << EXTI_PR_PIF3_Pos)

0x00000008

◆ EXTI_PR_PIF3_Pos

#define EXTI_PR_PIF3_Pos   (3U)

◆ EXTI_PR_PIF4

#define EXTI_PR_PIF4   EXTI_PR_PIF4_Msk

Pending bit 4

◆ EXTI_PR_PIF4_Msk

#define EXTI_PR_PIF4_Msk   (0x1UL << EXTI_PR_PIF4_Pos)

0x00000010

◆ EXTI_PR_PIF4_Pos

#define EXTI_PR_PIF4_Pos   (4U)

◆ EXTI_PR_PIF5

#define EXTI_PR_PIF5   EXTI_PR_PIF5_Msk

Pending bit 5

◆ EXTI_PR_PIF5_Msk

#define EXTI_PR_PIF5_Msk   (0x1UL << EXTI_PR_PIF5_Pos)

0x00000020

◆ EXTI_PR_PIF5_Pos

#define EXTI_PR_PIF5_Pos   (5U)

◆ EXTI_PR_PIF6

#define EXTI_PR_PIF6   EXTI_PR_PIF6_Msk

Pending bit 6

◆ EXTI_PR_PIF6_Msk

#define EXTI_PR_PIF6_Msk   (0x1UL << EXTI_PR_PIF6_Pos)

0x00000040

◆ EXTI_PR_PIF6_Pos

#define EXTI_PR_PIF6_Pos   (6U)

◆ EXTI_PR_PIF7

#define EXTI_PR_PIF7   EXTI_PR_PIF7_Msk

Pending bit 7

◆ EXTI_PR_PIF7_Msk

#define EXTI_PR_PIF7_Msk   (0x1UL << EXTI_PR_PIF7_Pos)

0x00000080

◆ EXTI_PR_PIF7_Pos

#define EXTI_PR_PIF7_Pos   (7U)

◆ EXTI_PR_PIF8

#define EXTI_PR_PIF8   EXTI_PR_PIF8_Msk

Pending bit 8

◆ EXTI_PR_PIF8_Msk

#define EXTI_PR_PIF8_Msk   (0x1UL << EXTI_PR_PIF8_Pos)

0x00000100

◆ EXTI_PR_PIF8_Pos

#define EXTI_PR_PIF8_Pos   (8U)

◆ EXTI_PR_PIF9

#define EXTI_PR_PIF9   EXTI_PR_PIF9_Msk

Pending bit 9

◆ EXTI_PR_PIF9_Msk

#define EXTI_PR_PIF9_Msk   (0x1UL << EXTI_PR_PIF9_Pos)

0x00000200

◆ EXTI_PR_PIF9_Pos

#define EXTI_PR_PIF9_Pos   (9U)

◆ EXTI_PR_PR0

#define EXTI_PR_PR0   EXTI_PR_PIF0

◆ EXTI_PR_PR1

#define EXTI_PR_PR1   EXTI_PR_PIF1

◆ EXTI_PR_PR10

#define EXTI_PR_PR10   EXTI_PR_PIF10

◆ EXTI_PR_PR11

#define EXTI_PR_PR11   EXTI_PR_PIF11

◆ EXTI_PR_PR12

#define EXTI_PR_PR12   EXTI_PR_PIF12

◆ EXTI_PR_PR13

#define EXTI_PR_PR13   EXTI_PR_PIF13

◆ EXTI_PR_PR14

#define EXTI_PR_PR14   EXTI_PR_PIF14

◆ EXTI_PR_PR15

#define EXTI_PR_PR15   EXTI_PR_PIF15

◆ EXTI_PR_PR16

#define EXTI_PR_PR16   EXTI_PR_PIF16

◆ EXTI_PR_PR17

#define EXTI_PR_PR17   EXTI_PR_PIF17

◆ EXTI_PR_PR19

#define EXTI_PR_PR19   EXTI_PR_PIF19

◆ EXTI_PR_PR2

#define EXTI_PR_PR2   EXTI_PR_PIF2

◆ EXTI_PR_PR20

#define EXTI_PR_PR20   EXTI_PR_PIF20

◆ EXTI_PR_PR21

#define EXTI_PR_PR21   EXTI_PR_PIF21

◆ EXTI_PR_PR22

#define EXTI_PR_PR22   EXTI_PR_PIF22

◆ EXTI_PR_PR3

#define EXTI_PR_PR3   EXTI_PR_PIF3

◆ EXTI_PR_PR4

#define EXTI_PR_PR4   EXTI_PR_PIF4

◆ EXTI_PR_PR5

#define EXTI_PR_PR5   EXTI_PR_PIF5

◆ EXTI_PR_PR6

#define EXTI_PR_PR6   EXTI_PR_PIF6

◆ EXTI_PR_PR7

#define EXTI_PR_PR7   EXTI_PR_PIF7

◆ EXTI_PR_PR8

#define EXTI_PR_PR8   EXTI_PR_PIF8

◆ EXTI_PR_PR9

#define EXTI_PR_PR9   EXTI_PR_PIF9

◆ EXTI_RTSR_RT0

#define EXTI_RTSR_RT0   EXTI_RTSR_RT0_Msk

Rising trigger event configuration bit of line 0

◆ EXTI_RTSR_RT0_Msk

#define EXTI_RTSR_RT0_Msk   (0x1UL << EXTI_RTSR_RT0_Pos)

0x00000001

◆ EXTI_RTSR_RT0_Pos

#define EXTI_RTSR_RT0_Pos   (0U)

◆ EXTI_RTSR_RT1

#define EXTI_RTSR_RT1   EXTI_RTSR_RT1_Msk

Rising trigger event configuration bit of line 1

◆ EXTI_RTSR_RT10

#define EXTI_RTSR_RT10   EXTI_RTSR_RT10_Msk

Rising trigger event configuration bit of line 10

◆ EXTI_RTSR_RT10_Msk

#define EXTI_RTSR_RT10_Msk   (0x1UL << EXTI_RTSR_RT10_Pos)

0x00000400

◆ EXTI_RTSR_RT10_Pos

#define EXTI_RTSR_RT10_Pos   (10U)

◆ EXTI_RTSR_RT11

#define EXTI_RTSR_RT11   EXTI_RTSR_RT11_Msk

Rising trigger event configuration bit of line 11

◆ EXTI_RTSR_RT11_Msk

#define EXTI_RTSR_RT11_Msk   (0x1UL << EXTI_RTSR_RT11_Pos)

0x00000800

◆ EXTI_RTSR_RT11_Pos

#define EXTI_RTSR_RT11_Pos   (11U)

◆ EXTI_RTSR_RT12

#define EXTI_RTSR_RT12   EXTI_RTSR_RT12_Msk

Rising trigger event configuration bit of line 12

◆ EXTI_RTSR_RT12_Msk

#define EXTI_RTSR_RT12_Msk   (0x1UL << EXTI_RTSR_RT12_Pos)

0x00001000

◆ EXTI_RTSR_RT12_Pos

#define EXTI_RTSR_RT12_Pos   (12U)

◆ EXTI_RTSR_RT13

#define EXTI_RTSR_RT13   EXTI_RTSR_RT13_Msk

Rising trigger event configuration bit of line 13

◆ EXTI_RTSR_RT13_Msk

#define EXTI_RTSR_RT13_Msk   (0x1UL << EXTI_RTSR_RT13_Pos)

0x00002000

◆ EXTI_RTSR_RT13_Pos

#define EXTI_RTSR_RT13_Pos   (13U)

◆ EXTI_RTSR_RT14

#define EXTI_RTSR_RT14   EXTI_RTSR_RT14_Msk

Rising trigger event configuration bit of line 14

◆ EXTI_RTSR_RT14_Msk

#define EXTI_RTSR_RT14_Msk   (0x1UL << EXTI_RTSR_RT14_Pos)

0x00004000

◆ EXTI_RTSR_RT14_Pos

#define EXTI_RTSR_RT14_Pos   (14U)

◆ EXTI_RTSR_RT15

#define EXTI_RTSR_RT15   EXTI_RTSR_RT15_Msk

Rising trigger event configuration bit of line 15

◆ EXTI_RTSR_RT15_Msk

#define EXTI_RTSR_RT15_Msk   (0x1UL << EXTI_RTSR_RT15_Pos)

0x00008000

◆ EXTI_RTSR_RT15_Pos

#define EXTI_RTSR_RT15_Pos   (15U)

◆ EXTI_RTSR_RT16

#define EXTI_RTSR_RT16   EXTI_RTSR_RT16_Msk

Rising trigger event configuration bit of line 16

◆ EXTI_RTSR_RT16_Msk

#define EXTI_RTSR_RT16_Msk   (0x1UL << EXTI_RTSR_RT16_Pos)

0x00010000

◆ EXTI_RTSR_RT16_Pos

#define EXTI_RTSR_RT16_Pos   (16U)

◆ EXTI_RTSR_RT17

#define EXTI_RTSR_RT17   EXTI_RTSR_RT17_Msk

Rising trigger event configuration bit of line 17

◆ EXTI_RTSR_RT17_Msk

#define EXTI_RTSR_RT17_Msk   (0x1UL << EXTI_RTSR_RT17_Pos)

0x00020000

◆ EXTI_RTSR_RT17_Pos

#define EXTI_RTSR_RT17_Pos   (17U)

◆ EXTI_RTSR_RT19

#define EXTI_RTSR_RT19   EXTI_RTSR_RT19_Msk

Rising trigger event configuration bit of line 19

◆ EXTI_RTSR_RT19_Msk

#define EXTI_RTSR_RT19_Msk   (0x1UL << EXTI_RTSR_RT19_Pos)

0x00080000

◆ EXTI_RTSR_RT19_Pos

#define EXTI_RTSR_RT19_Pos   (19U)

◆ EXTI_RTSR_RT1_Msk

#define EXTI_RTSR_RT1_Msk   (0x1UL << EXTI_RTSR_RT1_Pos)

0x00000002

◆ EXTI_RTSR_RT1_Pos

#define EXTI_RTSR_RT1_Pos   (1U)

◆ EXTI_RTSR_RT2

#define EXTI_RTSR_RT2   EXTI_RTSR_RT2_Msk

Rising trigger event configuration bit of line 2

◆ EXTI_RTSR_RT20

#define EXTI_RTSR_RT20   EXTI_RTSR_RT20_Msk

Rising trigger event configuration bit of line 20

◆ EXTI_RTSR_RT20_Msk

#define EXTI_RTSR_RT20_Msk   (0x1UL << EXTI_RTSR_RT20_Pos)

0x00100000

◆ EXTI_RTSR_RT20_Pos

#define EXTI_RTSR_RT20_Pos   (20U)

◆ EXTI_RTSR_RT21

#define EXTI_RTSR_RT21   EXTI_RTSR_RT21_Msk

Rising trigger event configuration bit of line 21

◆ EXTI_RTSR_RT21_Msk

#define EXTI_RTSR_RT21_Msk   (0x1UL << EXTI_RTSR_RT21_Pos)

0x00200000

◆ EXTI_RTSR_RT21_Pos

#define EXTI_RTSR_RT21_Pos   (21U)

◆ EXTI_RTSR_RT22

#define EXTI_RTSR_RT22   EXTI_RTSR_RT22_Msk

Rising trigger event configuration bit of line 22

◆ EXTI_RTSR_RT22_Msk

#define EXTI_RTSR_RT22_Msk   (0x1UL << EXTI_RTSR_RT22_Pos)

0x00400000

◆ EXTI_RTSR_RT22_Pos

#define EXTI_RTSR_RT22_Pos   (22U)

◆ EXTI_RTSR_RT2_Msk

#define EXTI_RTSR_RT2_Msk   (0x1UL << EXTI_RTSR_RT2_Pos)

0x00000004

◆ EXTI_RTSR_RT2_Pos

#define EXTI_RTSR_RT2_Pos   (2U)

◆ EXTI_RTSR_RT3

#define EXTI_RTSR_RT3   EXTI_RTSR_RT3_Msk

Rising trigger event configuration bit of line 3

◆ EXTI_RTSR_RT3_Msk

#define EXTI_RTSR_RT3_Msk   (0x1UL << EXTI_RTSR_RT3_Pos)

0x00000008

◆ EXTI_RTSR_RT3_Pos

#define EXTI_RTSR_RT3_Pos   (3U)

◆ EXTI_RTSR_RT4

#define EXTI_RTSR_RT4   EXTI_RTSR_RT4_Msk

Rising trigger event configuration bit of line 4

◆ EXTI_RTSR_RT4_Msk

#define EXTI_RTSR_RT4_Msk   (0x1UL << EXTI_RTSR_RT4_Pos)

0x00000010

◆ EXTI_RTSR_RT4_Pos

#define EXTI_RTSR_RT4_Pos   (4U)

◆ EXTI_RTSR_RT5

#define EXTI_RTSR_RT5   EXTI_RTSR_RT5_Msk

Rising trigger event configuration bit of line 5

◆ EXTI_RTSR_RT5_Msk

#define EXTI_RTSR_RT5_Msk   (0x1UL << EXTI_RTSR_RT5_Pos)

0x00000020

◆ EXTI_RTSR_RT5_Pos

#define EXTI_RTSR_RT5_Pos   (5U)

◆ EXTI_RTSR_RT6

#define EXTI_RTSR_RT6   EXTI_RTSR_RT6_Msk

Rising trigger event configuration bit of line 6

◆ EXTI_RTSR_RT6_Msk

#define EXTI_RTSR_RT6_Msk   (0x1UL << EXTI_RTSR_RT6_Pos)

0x00000040

◆ EXTI_RTSR_RT6_Pos

#define EXTI_RTSR_RT6_Pos   (6U)

◆ EXTI_RTSR_RT7

#define EXTI_RTSR_RT7   EXTI_RTSR_RT7_Msk

Rising trigger event configuration bit of line 7

◆ EXTI_RTSR_RT7_Msk

#define EXTI_RTSR_RT7_Msk   (0x1UL << EXTI_RTSR_RT7_Pos)

0x00000080

◆ EXTI_RTSR_RT7_Pos

#define EXTI_RTSR_RT7_Pos   (7U)

◆ EXTI_RTSR_RT8

#define EXTI_RTSR_RT8   EXTI_RTSR_RT8_Msk

Rising trigger event configuration bit of line 8

◆ EXTI_RTSR_RT8_Msk

#define EXTI_RTSR_RT8_Msk   (0x1UL << EXTI_RTSR_RT8_Pos)

0x00000100

◆ EXTI_RTSR_RT8_Pos

#define EXTI_RTSR_RT8_Pos   (8U)

◆ EXTI_RTSR_RT9

#define EXTI_RTSR_RT9   EXTI_RTSR_RT9_Msk

Rising trigger event configuration bit of line 9

◆ EXTI_RTSR_RT9_Msk

#define EXTI_RTSR_RT9_Msk   (0x1UL << EXTI_RTSR_RT9_Pos)

0x00000200

◆ EXTI_RTSR_RT9_Pos

#define EXTI_RTSR_RT9_Pos   (9U)

◆ EXTI_RTSR_TR0

#define EXTI_RTSR_TR0   EXTI_RTSR_RT0

◆ EXTI_RTSR_TR1

#define EXTI_RTSR_TR1   EXTI_RTSR_RT1

◆ EXTI_RTSR_TR10

#define EXTI_RTSR_TR10   EXTI_RTSR_RT10

◆ EXTI_RTSR_TR11

#define EXTI_RTSR_TR11   EXTI_RTSR_RT11

◆ EXTI_RTSR_TR12

#define EXTI_RTSR_TR12   EXTI_RTSR_RT12

◆ EXTI_RTSR_TR13

#define EXTI_RTSR_TR13   EXTI_RTSR_RT13

◆ EXTI_RTSR_TR14

#define EXTI_RTSR_TR14   EXTI_RTSR_RT14

◆ EXTI_RTSR_TR15

#define EXTI_RTSR_TR15   EXTI_RTSR_RT15

◆ EXTI_RTSR_TR16

#define EXTI_RTSR_TR16   EXTI_RTSR_RT16

◆ EXTI_RTSR_TR17

#define EXTI_RTSR_TR17   EXTI_RTSR_RT17

◆ EXTI_RTSR_TR19

#define EXTI_RTSR_TR19   EXTI_RTSR_RT19

◆ EXTI_RTSR_TR2

#define EXTI_RTSR_TR2   EXTI_RTSR_RT2

◆ EXTI_RTSR_TR20

#define EXTI_RTSR_TR20   EXTI_RTSR_RT20

◆ EXTI_RTSR_TR21

#define EXTI_RTSR_TR21   EXTI_RTSR_RT21

◆ EXTI_RTSR_TR22

#define EXTI_RTSR_TR22   EXTI_RTSR_RT22

◆ EXTI_RTSR_TR3

#define EXTI_RTSR_TR3   EXTI_RTSR_RT3

◆ EXTI_RTSR_TR4

#define EXTI_RTSR_TR4   EXTI_RTSR_RT4

◆ EXTI_RTSR_TR5

#define EXTI_RTSR_TR5   EXTI_RTSR_RT5

◆ EXTI_RTSR_TR6

#define EXTI_RTSR_TR6   EXTI_RTSR_RT6

◆ EXTI_RTSR_TR7

#define EXTI_RTSR_TR7   EXTI_RTSR_RT7

◆ EXTI_RTSR_TR8

#define EXTI_RTSR_TR8   EXTI_RTSR_RT8

◆ EXTI_RTSR_TR9

#define EXTI_RTSR_TR9   EXTI_RTSR_RT9

◆ EXTI_SWIER_SWI0

#define EXTI_SWIER_SWI0   EXTI_SWIER_SWI0_Msk

Software Interrupt on line 0

◆ EXTI_SWIER_SWI0_Msk

#define EXTI_SWIER_SWI0_Msk   (0x1UL << EXTI_SWIER_SWI0_Pos)

0x00000001

◆ EXTI_SWIER_SWI0_Pos

#define EXTI_SWIER_SWI0_Pos   (0U)

◆ EXTI_SWIER_SWI1

#define EXTI_SWIER_SWI1   EXTI_SWIER_SWI1_Msk

Software Interrupt on line 1

◆ EXTI_SWIER_SWI10

#define EXTI_SWIER_SWI10   EXTI_SWIER_SWI10_Msk

Software Interrupt on line 10

◆ EXTI_SWIER_SWI10_Msk

#define EXTI_SWIER_SWI10_Msk   (0x1UL << EXTI_SWIER_SWI10_Pos)

0x00000400

◆ EXTI_SWIER_SWI10_Pos

#define EXTI_SWIER_SWI10_Pos   (10U)

◆ EXTI_SWIER_SWI11

#define EXTI_SWIER_SWI11   EXTI_SWIER_SWI11_Msk

Software Interrupt on line 11

◆ EXTI_SWIER_SWI11_Msk

#define EXTI_SWIER_SWI11_Msk   (0x1UL << EXTI_SWIER_SWI11_Pos)

0x00000800

◆ EXTI_SWIER_SWI11_Pos

#define EXTI_SWIER_SWI11_Pos   (11U)

◆ EXTI_SWIER_SWI12

#define EXTI_SWIER_SWI12   EXTI_SWIER_SWI12_Msk

Software Interrupt on line 12

◆ EXTI_SWIER_SWI12_Msk

#define EXTI_SWIER_SWI12_Msk   (0x1UL << EXTI_SWIER_SWI12_Pos)

0x00001000

◆ EXTI_SWIER_SWI12_Pos

#define EXTI_SWIER_SWI12_Pos   (12U)

◆ EXTI_SWIER_SWI13

#define EXTI_SWIER_SWI13   EXTI_SWIER_SWI13_Msk

Software Interrupt on line 13

◆ EXTI_SWIER_SWI13_Msk

#define EXTI_SWIER_SWI13_Msk   (0x1UL << EXTI_SWIER_SWI13_Pos)

0x00002000

◆ EXTI_SWIER_SWI13_Pos

#define EXTI_SWIER_SWI13_Pos   (13U)

◆ EXTI_SWIER_SWI14

#define EXTI_SWIER_SWI14   EXTI_SWIER_SWI14_Msk

Software Interrupt on line 14

◆ EXTI_SWIER_SWI14_Msk

#define EXTI_SWIER_SWI14_Msk   (0x1UL << EXTI_SWIER_SWI14_Pos)

0x00004000

◆ EXTI_SWIER_SWI14_Pos

#define EXTI_SWIER_SWI14_Pos   (14U)

◆ EXTI_SWIER_SWI15

#define EXTI_SWIER_SWI15   EXTI_SWIER_SWI15_Msk

Software Interrupt on line 15

◆ EXTI_SWIER_SWI15_Msk

#define EXTI_SWIER_SWI15_Msk   (0x1UL << EXTI_SWIER_SWI15_Pos)

0x00008000

◆ EXTI_SWIER_SWI15_Pos

#define EXTI_SWIER_SWI15_Pos   (15U)

◆ EXTI_SWIER_SWI16

#define EXTI_SWIER_SWI16   EXTI_SWIER_SWI16_Msk

Software Interrupt on line 16

◆ EXTI_SWIER_SWI16_Msk

#define EXTI_SWIER_SWI16_Msk   (0x1UL << EXTI_SWIER_SWI16_Pos)

0x00010000

◆ EXTI_SWIER_SWI16_Pos

#define EXTI_SWIER_SWI16_Pos   (16U)

◆ EXTI_SWIER_SWI17

#define EXTI_SWIER_SWI17   EXTI_SWIER_SWI17_Msk

Software Interrupt on line 17

◆ EXTI_SWIER_SWI17_Msk

#define EXTI_SWIER_SWI17_Msk   (0x1UL << EXTI_SWIER_SWI17_Pos)

0x00020000

◆ EXTI_SWIER_SWI17_Pos

#define EXTI_SWIER_SWI17_Pos   (17U)

◆ EXTI_SWIER_SWI19

#define EXTI_SWIER_SWI19   EXTI_SWIER_SWI19_Msk

Software Interrupt on line 19

◆ EXTI_SWIER_SWI19_Msk

#define EXTI_SWIER_SWI19_Msk   (0x1UL << EXTI_SWIER_SWI19_Pos)

0x00080000

◆ EXTI_SWIER_SWI19_Pos

#define EXTI_SWIER_SWI19_Pos   (19U)

◆ EXTI_SWIER_SWI1_Msk

#define EXTI_SWIER_SWI1_Msk   (0x1UL << EXTI_SWIER_SWI1_Pos)

0x00000002

◆ EXTI_SWIER_SWI1_Pos

#define EXTI_SWIER_SWI1_Pos   (1U)

◆ EXTI_SWIER_SWI2

#define EXTI_SWIER_SWI2   EXTI_SWIER_SWI2_Msk

Software Interrupt on line 2

◆ EXTI_SWIER_SWI20

#define EXTI_SWIER_SWI20   EXTI_SWIER_SWI20_Msk

Software Interrupt on line 20

◆ EXTI_SWIER_SWI20_Msk

#define EXTI_SWIER_SWI20_Msk   (0x1UL << EXTI_SWIER_SWI20_Pos)

0x00100000

◆ EXTI_SWIER_SWI20_Pos

#define EXTI_SWIER_SWI20_Pos   (20U)

◆ EXTI_SWIER_SWI21

#define EXTI_SWIER_SWI21   EXTI_SWIER_SWI21_Msk

Software Interrupt on line 21

◆ EXTI_SWIER_SWI21_Msk

#define EXTI_SWIER_SWI21_Msk   (0x1UL << EXTI_SWIER_SWI21_Pos)

0x00200000

◆ EXTI_SWIER_SWI21_Pos

#define EXTI_SWIER_SWI21_Pos   (21U)

◆ EXTI_SWIER_SWI22

#define EXTI_SWIER_SWI22   EXTI_SWIER_SWI22_Msk

Software Interrupt on line 22

◆ EXTI_SWIER_SWI22_Msk

#define EXTI_SWIER_SWI22_Msk   (0x1UL << EXTI_SWIER_SWI22_Pos)

0x00400000

◆ EXTI_SWIER_SWI22_Pos

#define EXTI_SWIER_SWI22_Pos   (22U)

◆ EXTI_SWIER_SWI2_Msk

#define EXTI_SWIER_SWI2_Msk   (0x1UL << EXTI_SWIER_SWI2_Pos)

0x00000004

◆ EXTI_SWIER_SWI2_Pos

#define EXTI_SWIER_SWI2_Pos   (2U)

◆ EXTI_SWIER_SWI3

#define EXTI_SWIER_SWI3   EXTI_SWIER_SWI3_Msk

Software Interrupt on line 3

◆ EXTI_SWIER_SWI3_Msk

#define EXTI_SWIER_SWI3_Msk   (0x1UL << EXTI_SWIER_SWI3_Pos)

0x00000008

◆ EXTI_SWIER_SWI3_Pos

#define EXTI_SWIER_SWI3_Pos   (3U)

◆ EXTI_SWIER_SWI4

#define EXTI_SWIER_SWI4   EXTI_SWIER_SWI4_Msk

Software Interrupt on line 4

◆ EXTI_SWIER_SWI4_Msk

#define EXTI_SWIER_SWI4_Msk   (0x1UL << EXTI_SWIER_SWI4_Pos)

0x00000010

◆ EXTI_SWIER_SWI4_Pos

#define EXTI_SWIER_SWI4_Pos   (4U)

◆ EXTI_SWIER_SWI5

#define EXTI_SWIER_SWI5   EXTI_SWIER_SWI5_Msk

Software Interrupt on line 5

◆ EXTI_SWIER_SWI5_Msk

#define EXTI_SWIER_SWI5_Msk   (0x1UL << EXTI_SWIER_SWI5_Pos)

0x00000020

◆ EXTI_SWIER_SWI5_Pos

#define EXTI_SWIER_SWI5_Pos   (5U)

◆ EXTI_SWIER_SWI6

#define EXTI_SWIER_SWI6   EXTI_SWIER_SWI6_Msk

Software Interrupt on line 6

◆ EXTI_SWIER_SWI6_Msk

#define EXTI_SWIER_SWI6_Msk   (0x1UL << EXTI_SWIER_SWI6_Pos)

0x00000040

◆ EXTI_SWIER_SWI6_Pos

#define EXTI_SWIER_SWI6_Pos   (6U)

◆ EXTI_SWIER_SWI7

#define EXTI_SWIER_SWI7   EXTI_SWIER_SWI7_Msk

Software Interrupt on line 7

◆ EXTI_SWIER_SWI7_Msk

#define EXTI_SWIER_SWI7_Msk   (0x1UL << EXTI_SWIER_SWI7_Pos)

0x00000080

◆ EXTI_SWIER_SWI7_Pos

#define EXTI_SWIER_SWI7_Pos   (7U)

◆ EXTI_SWIER_SWI8

#define EXTI_SWIER_SWI8   EXTI_SWIER_SWI8_Msk

Software Interrupt on line 8

◆ EXTI_SWIER_SWI8_Msk

#define EXTI_SWIER_SWI8_Msk   (0x1UL << EXTI_SWIER_SWI8_Pos)

0x00000100

◆ EXTI_SWIER_SWI8_Pos

#define EXTI_SWIER_SWI8_Pos   (8U)

◆ EXTI_SWIER_SWI9

#define EXTI_SWIER_SWI9   EXTI_SWIER_SWI9_Msk

Software Interrupt on line 9

◆ EXTI_SWIER_SWI9_Msk

#define EXTI_SWIER_SWI9_Msk   (0x1UL << EXTI_SWIER_SWI9_Pos)

0x00000200

◆ EXTI_SWIER_SWI9_Pos

#define EXTI_SWIER_SWI9_Pos   (9U)

◆ EXTI_SWIER_SWIER0

#define EXTI_SWIER_SWIER0   EXTI_SWIER_SWI0

◆ EXTI_SWIER_SWIER1

#define EXTI_SWIER_SWIER1   EXTI_SWIER_SWI1

◆ EXTI_SWIER_SWIER10

#define EXTI_SWIER_SWIER10   EXTI_SWIER_SWI10

◆ EXTI_SWIER_SWIER11

#define EXTI_SWIER_SWIER11   EXTI_SWIER_SWI11

◆ EXTI_SWIER_SWIER12

#define EXTI_SWIER_SWIER12   EXTI_SWIER_SWI12

◆ EXTI_SWIER_SWIER13

#define EXTI_SWIER_SWIER13   EXTI_SWIER_SWI13

◆ EXTI_SWIER_SWIER14

#define EXTI_SWIER_SWIER14   EXTI_SWIER_SWI14

◆ EXTI_SWIER_SWIER15

#define EXTI_SWIER_SWIER15   EXTI_SWIER_SWI15

◆ EXTI_SWIER_SWIER16

#define EXTI_SWIER_SWIER16   EXTI_SWIER_SWI16

◆ EXTI_SWIER_SWIER17

#define EXTI_SWIER_SWIER17   EXTI_SWIER_SWI17

◆ EXTI_SWIER_SWIER19

#define EXTI_SWIER_SWIER19   EXTI_SWIER_SWI19

◆ EXTI_SWIER_SWIER2

#define EXTI_SWIER_SWIER2   EXTI_SWIER_SWI2

◆ EXTI_SWIER_SWIER20

#define EXTI_SWIER_SWIER20   EXTI_SWIER_SWI20

◆ EXTI_SWIER_SWIER21

#define EXTI_SWIER_SWIER21   EXTI_SWIER_SWI21

◆ EXTI_SWIER_SWIER22

#define EXTI_SWIER_SWIER22   EXTI_SWIER_SWI22

◆ EXTI_SWIER_SWIER3

#define EXTI_SWIER_SWIER3   EXTI_SWIER_SWI3

◆ EXTI_SWIER_SWIER4

#define EXTI_SWIER_SWIER4   EXTI_SWIER_SWI4

◆ EXTI_SWIER_SWIER5

#define EXTI_SWIER_SWIER5   EXTI_SWIER_SWI5

◆ EXTI_SWIER_SWIER6

#define EXTI_SWIER_SWIER6   EXTI_SWIER_SWI6

◆ EXTI_SWIER_SWIER7

#define EXTI_SWIER_SWIER7   EXTI_SWIER_SWI7

◆ EXTI_SWIER_SWIER8

#define EXTI_SWIER_SWIER8   EXTI_SWIER_SWI8

◆ EXTI_SWIER_SWIER9

#define EXTI_SWIER_SWIER9   EXTI_SWIER_SWI9

◆ FLASH_ACR_DISAB_BUF

#define FLASH_ACR_DISAB_BUF   FLASH_ACR_DISAB_BUF_Msk

Disable Buffer

◆ FLASH_ACR_DISAB_BUF_Msk

#define FLASH_ACR_DISAB_BUF_Msk   (0x1UL << FLASH_ACR_DISAB_BUF_Pos)

0x00000020

◆ FLASH_ACR_DISAB_BUF_Pos

#define FLASH_ACR_DISAB_BUF_Pos   (5U)

◆ FLASH_ACR_LATENCY

#define FLASH_ACR_LATENCY   FLASH_ACR_LATENCY_Msk

LATENCY bit (Latency)

◆ FLASH_ACR_LATENCY_Msk

#define FLASH_ACR_LATENCY_Msk   (0x1UL << FLASH_ACR_LATENCY_Pos)

0x00000001

◆ FLASH_ACR_LATENCY_Pos

#define FLASH_ACR_LATENCY_Pos   (0U)

◆ FLASH_ACR_PRE_READ

#define FLASH_ACR_PRE_READ   FLASH_ACR_PRE_READ_Msk

Pre-read data address

◆ FLASH_ACR_PRE_READ_Msk

#define FLASH_ACR_PRE_READ_Msk   (0x1UL << FLASH_ACR_PRE_READ_Pos)

0x00000040

◆ FLASH_ACR_PRE_READ_Pos

#define FLASH_ACR_PRE_READ_Pos   (6U)

◆ FLASH_ACR_PRFTEN

#define FLASH_ACR_PRFTEN   FLASH_ACR_PRFTEN_Msk

Prefetch Buffer Enable

◆ FLASH_ACR_PRFTEN_Msk

#define FLASH_ACR_PRFTEN_Msk   (0x1UL << FLASH_ACR_PRFTEN_Pos)

0x00000002

◆ FLASH_ACR_PRFTEN_Pos

#define FLASH_ACR_PRFTEN_Pos   (1U)

◆ FLASH_ACR_RUN_PD

#define FLASH_ACR_RUN_PD   FLASH_ACR_RUN_PD_Msk

Flash mode during RUN mode

◆ FLASH_ACR_RUN_PD_Msk

#define FLASH_ACR_RUN_PD_Msk   (0x1UL << FLASH_ACR_RUN_PD_Pos)

0x00000010

◆ FLASH_ACR_RUN_PD_Pos

#define FLASH_ACR_RUN_PD_Pos   (4U)

◆ FLASH_ACR_SLEEP_PD

#define FLASH_ACR_SLEEP_PD   FLASH_ACR_SLEEP_PD_Msk

Flash mode during sleep mode

◆ FLASH_ACR_SLEEP_PD_Msk

#define FLASH_ACR_SLEEP_PD_Msk   (0x1UL << FLASH_ACR_SLEEP_PD_Pos)

0x00000008

◆ FLASH_ACR_SLEEP_PD_Pos

#define FLASH_ACR_SLEEP_PD_Pos   (3U)

◆ FLASH_OPTKEYR_OPTKEYR

#define FLASH_OPTKEYR_OPTKEYR   FLASH_OPTKEYR_OPTKEYR_Msk

Option bytes matrix Key

◆ FLASH_OPTKEYR_OPTKEYR_Msk

#define FLASH_OPTKEYR_OPTKEYR_Msk   (0xFFFFFFFFUL << FLASH_OPTKEYR_OPTKEYR_Pos)

0xFFFFFFFF

◆ FLASH_OPTKEYR_OPTKEYR_Pos

#define FLASH_OPTKEYR_OPTKEYR_Pos   (0U)

◆ FLASH_OPTR_BOOT1

#define FLASH_OPTR_BOOT1   FLASH_OPTR_BOOT1_Msk

BOOT1

◆ FLASH_OPTR_BOOT1_Msk

#define FLASH_OPTR_BOOT1_Msk   (0x1UL << FLASH_OPTR_BOOT1_Pos)

0x80000000

◆ FLASH_OPTR_BOOT1_Pos

#define FLASH_OPTR_BOOT1_Pos   (31U)

◆ FLASH_OPTR_BOR_LEV

#define FLASH_OPTR_BOR_LEV   FLASH_OPTR_BOR_LEV_Msk

BOR_LEV[3:0] Brown Out Reset Threshold Level

◆ FLASH_OPTR_BOR_LEV_Msk

#define FLASH_OPTR_BOR_LEV_Msk   (0xFUL << FLASH_OPTR_BOR_LEV_Pos)

0x000F0000

◆ FLASH_OPTR_BOR_LEV_Pos

#define FLASH_OPTR_BOR_LEV_Pos   (16U)

◆ FLASH_OPTR_IWDG_SW

#define FLASH_OPTR_IWDG_SW   FLASH_OPTR_IWDG_SW_Msk

IWDG_SW

◆ FLASH_OPTR_IWDG_SW_Msk

#define FLASH_OPTR_IWDG_SW_Msk   (0x1UL << FLASH_OPTR_IWDG_SW_Pos)

0x00100000

◆ FLASH_OPTR_IWDG_SW_Pos

#define FLASH_OPTR_IWDG_SW_Pos   (20U)

◆ FLASH_OPTR_nRST_STDBY

#define FLASH_OPTR_nRST_STDBY   FLASH_OPTR_nRST_STDBY_Msk

nRST_STDBY

◆ FLASH_OPTR_nRST_STDBY_Msk

#define FLASH_OPTR_nRST_STDBY_Msk   (0x1UL << FLASH_OPTR_nRST_STDBY_Pos)

0x00400000

◆ FLASH_OPTR_nRST_STDBY_Pos

#define FLASH_OPTR_nRST_STDBY_Pos   (22U)

◆ FLASH_OPTR_nRST_STOP

#define FLASH_OPTR_nRST_STOP   FLASH_OPTR_nRST_STOP_Msk

nRST_STOP

◆ FLASH_OPTR_nRST_STOP_Msk

#define FLASH_OPTR_nRST_STOP_Msk   (0x1UL << FLASH_OPTR_nRST_STOP_Pos)

0x00200000

◆ FLASH_OPTR_nRST_STOP_Pos

#define FLASH_OPTR_nRST_STOP_Pos   (21U)

◆ FLASH_OPTR_RDPROT

#define FLASH_OPTR_RDPROT   FLASH_OPTR_RDPROT_Msk

Read Protection

◆ FLASH_OPTR_RDPROT_Msk

#define FLASH_OPTR_RDPROT_Msk   (0xFFUL << FLASH_OPTR_RDPROT_Pos)

0x000000FF

◆ FLASH_OPTR_RDPROT_Pos

#define FLASH_OPTR_RDPROT_Pos   (0U)

◆ FLASH_OPTR_USER

#define FLASH_OPTR_USER   FLASH_OPTR_USER_Msk

User Option Bytes

◆ FLASH_OPTR_USER_Msk

#define FLASH_OPTR_USER_Msk   (0x7UL << FLASH_OPTR_USER_Pos)

0x00700000

◆ FLASH_OPTR_USER_Pos

#define FLASH_OPTR_USER_Pos   (20U)

◆ FLASH_OPTR_WPRMOD

#define FLASH_OPTR_WPRMOD   FLASH_OPTR_WPRMOD_Msk

Selection of protection mode of WPR bits

◆ FLASH_OPTR_WPRMOD_Msk

#define FLASH_OPTR_WPRMOD_Msk   (0x1UL << FLASH_OPTR_WPRMOD_Pos)

0x00000100

◆ FLASH_OPTR_WPRMOD_Pos

#define FLASH_OPTR_WPRMOD_Pos   (8U)

◆ FLASH_PDKEYR_PDKEYR

#define FLASH_PDKEYR_PDKEYR   FLASH_PDKEYR_PDKEYR_Msk

FLASH_PEC and data matrix Key

◆ FLASH_PDKEYR_PDKEYR_Msk

#define FLASH_PDKEYR_PDKEYR_Msk   (0xFFFFFFFFUL << FLASH_PDKEYR_PDKEYR_Pos)

0xFFFFFFFF

◆ FLASH_PDKEYR_PDKEYR_Pos

#define FLASH_PDKEYR_PDKEYR_Pos   (0U)

◆ FLASH_PECR_DATA

#define FLASH_PECR_DATA   FLASH_PECR_DATA_Msk

Data matrix selection

◆ FLASH_PECR_DATA_Msk

#define FLASH_PECR_DATA_Msk   (0x1UL << FLASH_PECR_DATA_Pos)

0x00000010

◆ FLASH_PECR_DATA_Pos

#define FLASH_PECR_DATA_Pos   (4U)

◆ FLASH_PECR_EOPIE

#define FLASH_PECR_EOPIE   FLASH_PECR_EOPIE_Msk

End of programming interrupt

◆ FLASH_PECR_EOPIE_Msk

#define FLASH_PECR_EOPIE_Msk   (0x1UL << FLASH_PECR_EOPIE_Pos)

0x00010000

◆ FLASH_PECR_EOPIE_Pos

#define FLASH_PECR_EOPIE_Pos   (16U)

◆ FLASH_PECR_ERASE

#define FLASH_PECR_ERASE   FLASH_PECR_ERASE_Msk

Page erasing mode

◆ FLASH_PECR_ERASE_Msk

#define FLASH_PECR_ERASE_Msk   (0x1UL << FLASH_PECR_ERASE_Pos)

0x00000200

◆ FLASH_PECR_ERASE_Pos

#define FLASH_PECR_ERASE_Pos   (9U)

◆ FLASH_PECR_ERRIE

#define FLASH_PECR_ERRIE   FLASH_PECR_ERRIE_Msk

Error interrupt

◆ FLASH_PECR_ERRIE_Msk

#define FLASH_PECR_ERRIE_Msk   (0x1UL << FLASH_PECR_ERRIE_Pos)

0x00020000

◆ FLASH_PECR_ERRIE_Pos

#define FLASH_PECR_ERRIE_Pos   (17U)

◆ FLASH_PECR_FIX

#define FLASH_PECR_FIX   FLASH_PECR_FIX_Msk

Fixed Time Data write for Word/Half Word/Byte programming

◆ FLASH_PECR_FIX_Msk

#define FLASH_PECR_FIX_Msk   (0x1UL << FLASH_PECR_FIX_Pos)

0x00000100

◆ FLASH_PECR_FIX_Pos

#define FLASH_PECR_FIX_Pos   (8U)

◆ FLASH_PECR_FPRG

#define FLASH_PECR_FPRG   FLASH_PECR_FPRG_Msk

Fast Page/Half Page programming mode

◆ FLASH_PECR_FPRG_Msk

#define FLASH_PECR_FPRG_Msk   (0x1UL << FLASH_PECR_FPRG_Pos)

0x00000400

◆ FLASH_PECR_FPRG_Pos

#define FLASH_PECR_FPRG_Pos   (10U)

◆ FLASH_PECR_HALF_ARRAY

#define FLASH_PECR_HALF_ARRAY   FLASH_PECR_HALF_ARRAY_Msk

Half array mode

◆ FLASH_PECR_HALF_ARRAY_Msk

#define FLASH_PECR_HALF_ARRAY_Msk   (0x1UL << FLASH_PECR_HALF_ARRAY_Pos)

0x00080000

◆ FLASH_PECR_HALF_ARRAY_Pos

#define FLASH_PECR_HALF_ARRAY_Pos   (19U)

◆ FLASH_PECR_OBL_LAUNCH

#define FLASH_PECR_OBL_LAUNCH   FLASH_PECR_OBL_LAUNCH_Msk

Launch the option byte loading

◆ FLASH_PECR_OBL_LAUNCH_Msk

#define FLASH_PECR_OBL_LAUNCH_Msk   (0x1UL << FLASH_PECR_OBL_LAUNCH_Pos)

0x00040000

◆ FLASH_PECR_OBL_LAUNCH_Pos

#define FLASH_PECR_OBL_LAUNCH_Pos   (18U)

◆ FLASH_PECR_OPTLOCK

#define FLASH_PECR_OPTLOCK   FLASH_PECR_OPTLOCK_Msk

Option byte matrix Lock

◆ FLASH_PECR_OPTLOCK_Msk

#define FLASH_PECR_OPTLOCK_Msk   (0x1UL << FLASH_PECR_OPTLOCK_Pos)

0x00000004

◆ FLASH_PECR_OPTLOCK_Pos

#define FLASH_PECR_OPTLOCK_Pos   (2U)

◆ FLASH_PECR_PELOCK

#define FLASH_PECR_PELOCK   FLASH_PECR_PELOCK_Msk

FLASH_PECR and Flash data Lock

◆ FLASH_PECR_PELOCK_Msk

#define FLASH_PECR_PELOCK_Msk   (0x1UL << FLASH_PECR_PELOCK_Pos)

0x00000001

◆ FLASH_PECR_PELOCK_Pos

#define FLASH_PECR_PELOCK_Pos   (0U)

◆ FLASH_PECR_PRGLOCK

#define FLASH_PECR_PRGLOCK   FLASH_PECR_PRGLOCK_Msk

Program matrix Lock

◆ FLASH_PECR_PRGLOCK_Msk

#define FLASH_PECR_PRGLOCK_Msk   (0x1UL << FLASH_PECR_PRGLOCK_Pos)

0x00000002

◆ FLASH_PECR_PRGLOCK_Pos

#define FLASH_PECR_PRGLOCK_Pos   (1U)

◆ FLASH_PECR_PROG

#define FLASH_PECR_PROG   FLASH_PECR_PROG_Msk

Program matrix selection

◆ FLASH_PECR_PROG_Msk

#define FLASH_PECR_PROG_Msk   (0x1UL << FLASH_PECR_PROG_Pos)

0x00000008

◆ FLASH_PECR_PROG_Pos

#define FLASH_PECR_PROG_Pos   (3U)

◆ FLASH_PEKEYR_PEKEYR

#define FLASH_PEKEYR_PEKEYR   FLASH_PEKEYR_PEKEYR_Msk

FLASH_PEC and data matrix Key

◆ FLASH_PEKEYR_PEKEYR_Msk

#define FLASH_PEKEYR_PEKEYR_Msk   (0xFFFFFFFFUL << FLASH_PEKEYR_PEKEYR_Pos)

0xFFFFFFFF

◆ FLASH_PEKEYR_PEKEYR_Pos

#define FLASH_PEKEYR_PEKEYR_Pos   (0U)

◆ FLASH_PRGKEYR_PRGKEYR

#define FLASH_PRGKEYR_PRGKEYR   FLASH_PRGKEYR_PRGKEYR_Msk

Program matrix Key

◆ FLASH_PRGKEYR_PRGKEYR_Msk

#define FLASH_PRGKEYR_PRGKEYR_Msk   (0xFFFFFFFFUL << FLASH_PRGKEYR_PRGKEYR_Pos)

0xFFFFFFFF

◆ FLASH_PRGKEYR_PRGKEYR_Pos

#define FLASH_PRGKEYR_PRGKEYR_Pos   (0U)

◆ FLASH_SR_BSY

#define FLASH_SR_BSY   FLASH_SR_BSY_Msk

Busy

◆ FLASH_SR_BSY_Msk

#define FLASH_SR_BSY_Msk   (0x1UL << FLASH_SR_BSY_Pos)

0x00000001

◆ FLASH_SR_BSY_Pos

#define FLASH_SR_BSY_Pos   (0U)

◆ FLASH_SR_ENDHV

#define FLASH_SR_ENDHV   FLASH_SR_HVOFF

◆ FLASH_SR_ENHV

#define FLASH_SR_ENHV   FLASH_SR_HVOFF

◆ FLASH_SR_EOP

#define FLASH_SR_EOP   FLASH_SR_EOP_Msk

End Of Programming

◆ FLASH_SR_EOP_Msk

#define FLASH_SR_EOP_Msk   (0x1UL << FLASH_SR_EOP_Pos)

0x00000002

◆ FLASH_SR_EOP_Pos

#define FLASH_SR_EOP_Pos   (1U)

◆ FLASH_SR_FWWER

#define FLASH_SR_FWWER   FLASH_SR_FWWERR

◆ FLASH_SR_FWWERR

#define FLASH_SR_FWWERR   FLASH_SR_FWWERR_Msk

Write/Errase operation aborted

◆ FLASH_SR_FWWERR_Msk

#define FLASH_SR_FWWERR_Msk   (0x1UL << FLASH_SR_FWWERR_Pos)

0x00020000

◆ FLASH_SR_FWWERR_Pos

#define FLASH_SR_FWWERR_Pos   (17U)

◆ FLASH_SR_HVOFF

#define FLASH_SR_HVOFF   FLASH_SR_HVOFF_Msk

End of high voltage

◆ FLASH_SR_HVOFF_Msk

#define FLASH_SR_HVOFF_Msk   (0x1UL << FLASH_SR_HVOFF_Pos)

0x00000004

◆ FLASH_SR_HVOFF_Pos

#define FLASH_SR_HVOFF_Pos   (2U)

◆ FLASH_SR_NOTZEROERR

#define FLASH_SR_NOTZEROERR   FLASH_SR_NOTZEROERR_Msk

Not Zero error

◆ FLASH_SR_NOTZEROERR_Msk

#define FLASH_SR_NOTZEROERR_Msk   (0x1UL << FLASH_SR_NOTZEROERR_Pos)

0x00010000

◆ FLASH_SR_NOTZEROERR_Pos

#define FLASH_SR_NOTZEROERR_Pos   (16U)

◆ FLASH_SR_OPTVERR

#define FLASH_SR_OPTVERR   FLASH_SR_OPTVERR_Msk

Option Valid error

◆ FLASH_SR_OPTVERR_Msk

#define FLASH_SR_OPTVERR_Msk   (0x1UL << FLASH_SR_OPTVERR_Pos)

0x00000800

◆ FLASH_SR_OPTVERR_Pos

#define FLASH_SR_OPTVERR_Pos   (11U)

◆ FLASH_SR_PGAERR

#define FLASH_SR_PGAERR   FLASH_SR_PGAERR_Msk

Programming Alignment Error

◆ FLASH_SR_PGAERR_Msk

#define FLASH_SR_PGAERR_Msk   (0x1UL << FLASH_SR_PGAERR_Pos)

0x00000200

◆ FLASH_SR_PGAERR_Pos

#define FLASH_SR_PGAERR_Pos   (9U)

◆ FLASH_SR_RDERR

#define FLASH_SR_RDERR   FLASH_SR_RDERR_Msk

Read protected error

◆ FLASH_SR_RDERR_Msk

#define FLASH_SR_RDERR_Msk   (0x1UL << FLASH_SR_RDERR_Pos)

0x00002000

◆ FLASH_SR_RDERR_Pos

#define FLASH_SR_RDERR_Pos   (13U)

◆ FLASH_SR_READY

#define FLASH_SR_READY   FLASH_SR_READY_Msk

Flash ready after low power mode

◆ FLASH_SR_READY_Msk

#define FLASH_SR_READY_Msk   (0x1UL << FLASH_SR_READY_Pos)

0x00000008

◆ FLASH_SR_READY_Pos

#define FLASH_SR_READY_Pos   (3U)

◆ FLASH_SR_SIZERR

#define FLASH_SR_SIZERR   FLASH_SR_SIZERR_Msk

Size error

◆ FLASH_SR_SIZERR_Msk

#define FLASH_SR_SIZERR_Msk   (0x1UL << FLASH_SR_SIZERR_Pos)

0x00000400

◆ FLASH_SR_SIZERR_Pos

#define FLASH_SR_SIZERR_Pos   (10U)

◆ FLASH_SR_WRPERR

#define FLASH_SR_WRPERR   FLASH_SR_WRPERR_Msk

Write protection error

◆ FLASH_SR_WRPERR_Msk

#define FLASH_SR_WRPERR_Msk   (0x1UL << FLASH_SR_WRPERR_Pos)

0x00000100

◆ FLASH_SR_WRPERR_Pos

#define FLASH_SR_WRPERR_Pos   (8U)

◆ FLASH_WRPR_WRP

#define FLASH_WRPR_WRP   FLASH_WRPR_WRP_Msk

Write Protection bits

◆ FLASH_WRPR_WRP_Msk

#define FLASH_WRPR_WRP_Msk   (0xFFFFUL << FLASH_WRPR_WRP_Pos)

0x0000FFFF

◆ FLASH_WRPR_WRP_Pos

#define FLASH_WRPR_WRP_Pos   (0U)

◆ FW_CR_FPA

#define FW_CR_FPA   FW_CR_FPA_Msk

Firewall Pre Arm

◆ FW_CR_FPA_Msk

#define FW_CR_FPA_Msk   (0x1UL << FW_CR_FPA_Pos)

0x00000001

◆ FW_CR_FPA_Pos

#define FW_CR_FPA_Pos   (0U)

◆ FW_CR_VDE

#define FW_CR_VDE   FW_CR_VDE_Msk

Volatile Data Execution

◆ FW_CR_VDE_Msk

#define FW_CR_VDE_Msk   (0x1UL << FW_CR_VDE_Pos)

0x00000004

◆ FW_CR_VDE_Pos

#define FW_CR_VDE_Pos   (2U)

◆ FW_CR_VDS

#define FW_CR_VDS   FW_CR_VDS_Msk

Volatile Data Sharing

◆ FW_CR_VDS_Msk

#define FW_CR_VDS_Msk   (0x1UL << FW_CR_VDS_Pos)

0x00000002

◆ FW_CR_VDS_Pos

#define FW_CR_VDS_Pos   (1U)

◆ FW_CSL_LENG

#define FW_CSL_LENG   FW_CSL_LENG_Msk

Code Segment Length

◆ FW_CSL_LENG_Msk

#define FW_CSL_LENG_Msk   (0x3FFFUL << FW_CSL_LENG_Pos)

0x003FFF00

◆ FW_CSL_LENG_Pos

#define FW_CSL_LENG_Pos   (8U)

◆ FW_CSSA_ADD

#define FW_CSSA_ADD   FW_CSSA_ADD_Msk

Code Segment Start Address

◆ FW_CSSA_ADD_Msk

#define FW_CSSA_ADD_Msk   (0xFFFFUL << FW_CSSA_ADD_Pos)

0x00FFFF00

◆ FW_CSSA_ADD_Pos

#define FW_CSSA_ADD_Pos   (8U)

◆ FW_NVDSL_LENG

#define FW_NVDSL_LENG   FW_NVDSL_LENG_Msk

Non Volatile Data Segment Length

◆ FW_NVDSL_LENG_Msk

#define FW_NVDSL_LENG_Msk   (0x3FFFUL << FW_NVDSL_LENG_Pos)

0x003FFF00

◆ FW_NVDSL_LENG_Pos

#define FW_NVDSL_LENG_Pos   (8U)

◆ FW_NVDSSA_ADD

#define FW_NVDSSA_ADD   FW_NVDSSA_ADD_Msk

Non Volatile Dat Segment Start Address

◆ FW_NVDSSA_ADD_Msk

#define FW_NVDSSA_ADD_Msk   (0xFFFFUL << FW_NVDSSA_ADD_Pos)

0x00FFFF00

◆ FW_NVDSSA_ADD_Pos

#define FW_NVDSSA_ADD_Pos   (8U)

◆ FW_VDSL_LENG

#define FW_VDSL_LENG   FW_VDSL_LENG_Msk

Volatile Data Segment Length

◆ FW_VDSL_LENG_Msk

#define FW_VDSL_LENG_Msk   (0x3FFUL << FW_VDSL_LENG_Pos)

0x0000FFC0

◆ FW_VDSL_LENG_Pos

#define FW_VDSL_LENG_Pos   (6U)

◆ FW_VDSSA_ADD

#define FW_VDSSA_ADD   FW_VDSSA_ADD_Msk

Volatile Data Segment Start Address

◆ FW_VDSSA_ADD_Msk

#define FW_VDSSA_ADD_Msk   (0x3FFUL << FW_VDSSA_ADD_Pos)

0x0000FFC0

◆ FW_VDSSA_ADD_Pos

#define FW_VDSSA_ADD_Pos   (6U)

◆ GPIO_AFRH_AFSEL10

#define GPIO_AFRH_AFSEL10   GPIO_AFRH_AFSEL10_Msk

◆ GPIO_AFRH_AFSEL10_Msk

#define GPIO_AFRH_AFSEL10_Msk   (0xFUL << GPIO_AFRH_AFSEL10_Pos)

0x00000F00

◆ GPIO_AFRH_AFSEL10_Pos

#define GPIO_AFRH_AFSEL10_Pos   (8U)

◆ GPIO_AFRH_AFSEL11

#define GPIO_AFRH_AFSEL11   GPIO_AFRH_AFSEL11_Msk

◆ GPIO_AFRH_AFSEL11_Msk

#define GPIO_AFRH_AFSEL11_Msk   (0xFUL << GPIO_AFRH_AFSEL11_Pos)

0x0000F000

◆ GPIO_AFRH_AFSEL11_Pos

#define GPIO_AFRH_AFSEL11_Pos   (12U)

◆ GPIO_AFRH_AFSEL12

#define GPIO_AFRH_AFSEL12   GPIO_AFRH_AFSEL12_Msk

◆ GPIO_AFRH_AFSEL12_Msk

#define GPIO_AFRH_AFSEL12_Msk   (0xFUL << GPIO_AFRH_AFSEL12_Pos)

0x000F0000

◆ GPIO_AFRH_AFSEL12_Pos

#define GPIO_AFRH_AFSEL12_Pos   (16U)

◆ GPIO_AFRH_AFSEL13

#define GPIO_AFRH_AFSEL13   GPIO_AFRH_AFSEL13_Msk

◆ GPIO_AFRH_AFSEL13_Msk

#define GPIO_AFRH_AFSEL13_Msk   (0xFUL << GPIO_AFRH_AFSEL13_Pos)

0x00F00000

◆ GPIO_AFRH_AFSEL13_Pos

#define GPIO_AFRH_AFSEL13_Pos   (20U)

◆ GPIO_AFRH_AFSEL14

#define GPIO_AFRH_AFSEL14   GPIO_AFRH_AFSEL14_Msk

◆ GPIO_AFRH_AFSEL14_Msk

#define GPIO_AFRH_AFSEL14_Msk   (0xFUL << GPIO_AFRH_AFSEL14_Pos)

0x0F000000

◆ GPIO_AFRH_AFSEL14_Pos

#define GPIO_AFRH_AFSEL14_Pos   (24U)

◆ GPIO_AFRH_AFSEL15

#define GPIO_AFRH_AFSEL15   GPIO_AFRH_AFSEL15_Msk

◆ GPIO_AFRH_AFSEL15_Msk

#define GPIO_AFRH_AFSEL15_Msk   (0xFUL << GPIO_AFRH_AFSEL15_Pos)

0xF0000000

◆ GPIO_AFRH_AFSEL15_Pos

#define GPIO_AFRH_AFSEL15_Pos   (28U)

◆ GPIO_AFRH_AFSEL8

#define GPIO_AFRH_AFSEL8   GPIO_AFRH_AFSEL8_Msk

◆ GPIO_AFRH_AFSEL8_Msk

#define GPIO_AFRH_AFSEL8_Msk   (0xFUL << GPIO_AFRH_AFSEL8_Pos)

0x0000000F

◆ GPIO_AFRH_AFSEL8_Pos

#define GPIO_AFRH_AFSEL8_Pos   (0U)

◆ GPIO_AFRH_AFSEL9

#define GPIO_AFRH_AFSEL9   GPIO_AFRH_AFSEL9_Msk

◆ GPIO_AFRH_AFSEL9_Msk

#define GPIO_AFRH_AFSEL9_Msk   (0xFUL << GPIO_AFRH_AFSEL9_Pos)

0x000000F0

◆ GPIO_AFRH_AFSEL9_Pos

#define GPIO_AFRH_AFSEL9_Pos   (4U)

◆ GPIO_AFRL_AFSEL0

#define GPIO_AFRL_AFSEL0   GPIO_AFRL_AFSEL0_Msk

◆ GPIO_AFRL_AFSEL0_Msk

#define GPIO_AFRL_AFSEL0_Msk   (0xFUL << GPIO_AFRL_AFSEL0_Pos)

0x0000000F

◆ GPIO_AFRL_AFSEL0_Pos

#define GPIO_AFRL_AFSEL0_Pos   (0U)

◆ GPIO_AFRL_AFSEL1

#define GPIO_AFRL_AFSEL1   GPIO_AFRL_AFSEL1_Msk

◆ GPIO_AFRL_AFSEL1_Msk

#define GPIO_AFRL_AFSEL1_Msk   (0xFUL << GPIO_AFRL_AFSEL1_Pos)

0x000000F0

◆ GPIO_AFRL_AFSEL1_Pos

#define GPIO_AFRL_AFSEL1_Pos   (4U)

◆ GPIO_AFRL_AFSEL2

#define GPIO_AFRL_AFSEL2   GPIO_AFRL_AFSEL2_Msk

◆ GPIO_AFRL_AFSEL2_Msk

#define GPIO_AFRL_AFSEL2_Msk   (0xFUL << GPIO_AFRL_AFSEL2_Pos)

0x00000F00

◆ GPIO_AFRL_AFSEL2_Pos

#define GPIO_AFRL_AFSEL2_Pos   (8U)

◆ GPIO_AFRL_AFSEL3

#define GPIO_AFRL_AFSEL3   GPIO_AFRL_AFSEL3_Msk

◆ GPIO_AFRL_AFSEL3_Msk

#define GPIO_AFRL_AFSEL3_Msk   (0xFUL << GPIO_AFRL_AFSEL3_Pos)

0x0000F000

◆ GPIO_AFRL_AFSEL3_Pos

#define GPIO_AFRL_AFSEL3_Pos   (12U)

◆ GPIO_AFRL_AFSEL4

#define GPIO_AFRL_AFSEL4   GPIO_AFRL_AFSEL4_Msk

◆ GPIO_AFRL_AFSEL4_Msk

#define GPIO_AFRL_AFSEL4_Msk   (0xFUL << GPIO_AFRL_AFSEL4_Pos)

0x000F0000

◆ GPIO_AFRL_AFSEL4_Pos

#define GPIO_AFRL_AFSEL4_Pos   (16U)

◆ GPIO_AFRL_AFSEL5

#define GPIO_AFRL_AFSEL5   GPIO_AFRL_AFSEL5_Msk

◆ GPIO_AFRL_AFSEL5_Msk

#define GPIO_AFRL_AFSEL5_Msk   (0xFUL << GPIO_AFRL_AFSEL5_Pos)

0x00F00000

◆ GPIO_AFRL_AFSEL5_Pos

#define GPIO_AFRL_AFSEL5_Pos   (20U)

◆ GPIO_AFRL_AFSEL6

#define GPIO_AFRL_AFSEL6   GPIO_AFRL_AFSEL6_Msk

◆ GPIO_AFRL_AFSEL6_Msk

#define GPIO_AFRL_AFSEL6_Msk   (0xFUL << GPIO_AFRL_AFSEL6_Pos)

0x0F000000

◆ GPIO_AFRL_AFSEL6_Pos

#define GPIO_AFRL_AFSEL6_Pos   (24U)

◆ GPIO_AFRL_AFSEL7

#define GPIO_AFRL_AFSEL7   GPIO_AFRL_AFSEL7_Msk

◆ GPIO_AFRL_AFSEL7_Msk

#define GPIO_AFRL_AFSEL7_Msk   (0xFUL << GPIO_AFRL_AFSEL7_Pos)

0xF0000000

◆ GPIO_AFRL_AFSEL7_Pos

#define GPIO_AFRL_AFSEL7_Pos   (28U)

◆ GPIO_BRR_BR_0

#define GPIO_BRR_BR_0   (0x00000001U)

◆ GPIO_BRR_BR_1

#define GPIO_BRR_BR_1   (0x00000002U)

◆ GPIO_BRR_BR_10

#define GPIO_BRR_BR_10   (0x00000400U)

◆ GPIO_BRR_BR_11

#define GPIO_BRR_BR_11   (0x00000800U)

◆ GPIO_BRR_BR_12

#define GPIO_BRR_BR_12   (0x00001000U)

◆ GPIO_BRR_BR_13

#define GPIO_BRR_BR_13   (0x00002000U)

◆ GPIO_BRR_BR_14

#define GPIO_BRR_BR_14   (0x00004000U)

◆ GPIO_BRR_BR_15

#define GPIO_BRR_BR_15   (0x00008000U)

◆ GPIO_BRR_BR_2

#define GPIO_BRR_BR_2   (0x00000004U)

◆ GPIO_BRR_BR_3

#define GPIO_BRR_BR_3   (0x00000008U)

◆ GPIO_BRR_BR_4

#define GPIO_BRR_BR_4   (0x00000010U)

◆ GPIO_BRR_BR_5

#define GPIO_BRR_BR_5   (0x00000020U)

◆ GPIO_BRR_BR_6

#define GPIO_BRR_BR_6   (0x00000040U)

◆ GPIO_BRR_BR_7

#define GPIO_BRR_BR_7   (0x00000080U)

◆ GPIO_BRR_BR_8

#define GPIO_BRR_BR_8   (0x00000100U)

◆ GPIO_BRR_BR_9

#define GPIO_BRR_BR_9   (0x00000200U)

◆ GPIO_BSRR_BR_0

#define GPIO_BSRR_BR_0   (0x00010000U)

◆ GPIO_BSRR_BR_1

#define GPIO_BSRR_BR_1   (0x00020000U)

◆ GPIO_BSRR_BR_10

#define GPIO_BSRR_BR_10   (0x04000000U)

◆ GPIO_BSRR_BR_11

#define GPIO_BSRR_BR_11   (0x08000000U)

◆ GPIO_BSRR_BR_12

#define GPIO_BSRR_BR_12   (0x10000000U)

◆ GPIO_BSRR_BR_13

#define GPIO_BSRR_BR_13   (0x20000000U)

◆ GPIO_BSRR_BR_14

#define GPIO_BSRR_BR_14   (0x40000000U)

◆ GPIO_BSRR_BR_15

#define GPIO_BSRR_BR_15   (0x80000000U)

◆ GPIO_BSRR_BR_2

#define GPIO_BSRR_BR_2   (0x00040000U)

◆ GPIO_BSRR_BR_3

#define GPIO_BSRR_BR_3   (0x00080000U)

◆ GPIO_BSRR_BR_4

#define GPIO_BSRR_BR_4   (0x00100000U)

◆ GPIO_BSRR_BR_5

#define GPIO_BSRR_BR_5   (0x00200000U)

◆ GPIO_BSRR_BR_6

#define GPIO_BSRR_BR_6   (0x00400000U)

◆ GPIO_BSRR_BR_7

#define GPIO_BSRR_BR_7   (0x00800000U)

◆ GPIO_BSRR_BR_8

#define GPIO_BSRR_BR_8   (0x01000000U)

◆ GPIO_BSRR_BR_9

#define GPIO_BSRR_BR_9   (0x02000000U)

◆ GPIO_BSRR_BS_0

#define GPIO_BSRR_BS_0   (0x00000001U)

◆ GPIO_BSRR_BS_1

#define GPIO_BSRR_BS_1   (0x00000002U)

◆ GPIO_BSRR_BS_10

#define GPIO_BSRR_BS_10   (0x00000400U)

◆ GPIO_BSRR_BS_11

#define GPIO_BSRR_BS_11   (0x00000800U)

◆ GPIO_BSRR_BS_12

#define GPIO_BSRR_BS_12   (0x00001000U)

◆ GPIO_BSRR_BS_13

#define GPIO_BSRR_BS_13   (0x00002000U)

◆ GPIO_BSRR_BS_14

#define GPIO_BSRR_BS_14   (0x00004000U)

◆ GPIO_BSRR_BS_15

#define GPIO_BSRR_BS_15   (0x00008000U)

◆ GPIO_BSRR_BS_2

#define GPIO_BSRR_BS_2   (0x00000004U)

◆ GPIO_BSRR_BS_3

#define GPIO_BSRR_BS_3   (0x00000008U)

◆ GPIO_BSRR_BS_4

#define GPIO_BSRR_BS_4   (0x00000010U)

◆ GPIO_BSRR_BS_5

#define GPIO_BSRR_BS_5   (0x00000020U)

◆ GPIO_BSRR_BS_6

#define GPIO_BSRR_BS_6   (0x00000040U)

◆ GPIO_BSRR_BS_7

#define GPIO_BSRR_BS_7   (0x00000080U)

◆ GPIO_BSRR_BS_8

#define GPIO_BSRR_BS_8   (0x00000100U)

◆ GPIO_BSRR_BS_9

#define GPIO_BSRR_BS_9   (0x00000200U)

◆ GPIO_IDR_ID0

#define GPIO_IDR_ID0   GPIO_IDR_ID0_Msk

◆ GPIO_IDR_ID0_Msk

#define GPIO_IDR_ID0_Msk   (0x1UL << GPIO_IDR_ID0_Pos)

0x00000001

◆ GPIO_IDR_ID0_Pos

#define GPIO_IDR_ID0_Pos   (0U)

◆ GPIO_IDR_ID1

#define GPIO_IDR_ID1   GPIO_IDR_ID1_Msk

◆ GPIO_IDR_ID10

#define GPIO_IDR_ID10   GPIO_IDR_ID10_Msk

◆ GPIO_IDR_ID10_Msk

#define GPIO_IDR_ID10_Msk   (0x1UL << GPIO_IDR_ID10_Pos)

0x00000400

◆ GPIO_IDR_ID10_Pos

#define GPIO_IDR_ID10_Pos   (10U)

◆ GPIO_IDR_ID11

#define GPIO_IDR_ID11   GPIO_IDR_ID11_Msk

◆ GPIO_IDR_ID11_Msk

#define GPIO_IDR_ID11_Msk   (0x1UL << GPIO_IDR_ID11_Pos)

0x00000800

◆ GPIO_IDR_ID11_Pos

#define GPIO_IDR_ID11_Pos   (11U)

◆ GPIO_IDR_ID12

#define GPIO_IDR_ID12   GPIO_IDR_ID12_Msk

◆ GPIO_IDR_ID12_Msk

#define GPIO_IDR_ID12_Msk   (0x1UL << GPIO_IDR_ID12_Pos)

0x00001000

◆ GPIO_IDR_ID12_Pos

#define GPIO_IDR_ID12_Pos   (12U)

◆ GPIO_IDR_ID13

#define GPIO_IDR_ID13   GPIO_IDR_ID13_Msk

◆ GPIO_IDR_ID13_Msk

#define GPIO_IDR_ID13_Msk   (0x1UL << GPIO_IDR_ID13_Pos)

0x00002000

◆ GPIO_IDR_ID13_Pos

#define GPIO_IDR_ID13_Pos   (13U)

◆ GPIO_IDR_ID14

#define GPIO_IDR_ID14   GPIO_IDR_ID14_Msk

◆ GPIO_IDR_ID14_Msk

#define GPIO_IDR_ID14_Msk   (0x1UL << GPIO_IDR_ID14_Pos)

0x00004000

◆ GPIO_IDR_ID14_Pos

#define GPIO_IDR_ID14_Pos   (14U)

◆ GPIO_IDR_ID15

#define GPIO_IDR_ID15   GPIO_IDR_ID15_Msk

◆ GPIO_IDR_ID15_Msk

#define GPIO_IDR_ID15_Msk   (0x1UL << GPIO_IDR_ID15_Pos)

0x00008000

◆ GPIO_IDR_ID15_Pos

#define GPIO_IDR_ID15_Pos   (15U)

◆ GPIO_IDR_ID1_Msk

#define GPIO_IDR_ID1_Msk   (0x1UL << GPIO_IDR_ID1_Pos)

0x00000002

◆ GPIO_IDR_ID1_Pos

#define GPIO_IDR_ID1_Pos   (1U)

◆ GPIO_IDR_ID2

#define GPIO_IDR_ID2   GPIO_IDR_ID2_Msk

◆ GPIO_IDR_ID2_Msk

#define GPIO_IDR_ID2_Msk   (0x1UL << GPIO_IDR_ID2_Pos)

0x00000004

◆ GPIO_IDR_ID2_Pos

#define GPIO_IDR_ID2_Pos   (2U)

◆ GPIO_IDR_ID3

#define GPIO_IDR_ID3   GPIO_IDR_ID3_Msk

◆ GPIO_IDR_ID3_Msk

#define GPIO_IDR_ID3_Msk   (0x1UL << GPIO_IDR_ID3_Pos)

0x00000008

◆ GPIO_IDR_ID3_Pos

#define GPIO_IDR_ID3_Pos   (3U)

◆ GPIO_IDR_ID4

#define GPIO_IDR_ID4   GPIO_IDR_ID4_Msk

◆ GPIO_IDR_ID4_Msk

#define GPIO_IDR_ID4_Msk   (0x1UL << GPIO_IDR_ID4_Pos)

0x00000010

◆ GPIO_IDR_ID4_Pos

#define GPIO_IDR_ID4_Pos   (4U)

◆ GPIO_IDR_ID5

#define GPIO_IDR_ID5   GPIO_IDR_ID5_Msk

◆ GPIO_IDR_ID5_Msk

#define GPIO_IDR_ID5_Msk   (0x1UL << GPIO_IDR_ID5_Pos)

0x00000020

◆ GPIO_IDR_ID5_Pos

#define GPIO_IDR_ID5_Pos   (5U)

◆ GPIO_IDR_ID6

#define GPIO_IDR_ID6   GPIO_IDR_ID6_Msk

◆ GPIO_IDR_ID6_Msk

#define GPIO_IDR_ID6_Msk   (0x1UL << GPIO_IDR_ID6_Pos)

0x00000040

◆ GPIO_IDR_ID6_Pos

#define GPIO_IDR_ID6_Pos   (6U)

◆ GPIO_IDR_ID7

#define GPIO_IDR_ID7   GPIO_IDR_ID7_Msk

◆ GPIO_IDR_ID7_Msk

#define GPIO_IDR_ID7_Msk   (0x1UL << GPIO_IDR_ID7_Pos)

0x00000080

◆ GPIO_IDR_ID7_Pos

#define GPIO_IDR_ID7_Pos   (7U)

◆ GPIO_IDR_ID8

#define GPIO_IDR_ID8   GPIO_IDR_ID8_Msk

◆ GPIO_IDR_ID8_Msk

#define GPIO_IDR_ID8_Msk   (0x1UL << GPIO_IDR_ID8_Pos)

0x00000100

◆ GPIO_IDR_ID8_Pos

#define GPIO_IDR_ID8_Pos   (8U)

◆ GPIO_IDR_ID9

#define GPIO_IDR_ID9   GPIO_IDR_ID9_Msk

◆ GPIO_IDR_ID9_Msk

#define GPIO_IDR_ID9_Msk   (0x1UL << GPIO_IDR_ID9_Pos)

0x00000200

◆ GPIO_IDR_ID9_Pos

#define GPIO_IDR_ID9_Pos   (9U)

◆ GPIO_LCKR_LCK0

#define GPIO_LCKR_LCK0   GPIO_LCKR_LCK0_Msk

◆ GPIO_LCKR_LCK0_Msk

#define GPIO_LCKR_LCK0_Msk   (0x1UL << GPIO_LCKR_LCK0_Pos)

0x00000001

◆ GPIO_LCKR_LCK0_Pos

#define GPIO_LCKR_LCK0_Pos   (0U)

◆ GPIO_LCKR_LCK1

#define GPIO_LCKR_LCK1   GPIO_LCKR_LCK1_Msk

◆ GPIO_LCKR_LCK10

#define GPIO_LCKR_LCK10   GPIO_LCKR_LCK10_Msk

◆ GPIO_LCKR_LCK10_Msk

#define GPIO_LCKR_LCK10_Msk   (0x1UL << GPIO_LCKR_LCK10_Pos)

0x00000400

◆ GPIO_LCKR_LCK10_Pos

#define GPIO_LCKR_LCK10_Pos   (10U)

◆ GPIO_LCKR_LCK11

#define GPIO_LCKR_LCK11   GPIO_LCKR_LCK11_Msk

◆ GPIO_LCKR_LCK11_Msk

#define GPIO_LCKR_LCK11_Msk   (0x1UL << GPIO_LCKR_LCK11_Pos)

0x00000800

◆ GPIO_LCKR_LCK11_Pos

#define GPIO_LCKR_LCK11_Pos   (11U)

◆ GPIO_LCKR_LCK12

#define GPIO_LCKR_LCK12   GPIO_LCKR_LCK12_Msk

◆ GPIO_LCKR_LCK12_Msk

#define GPIO_LCKR_LCK12_Msk   (0x1UL << GPIO_LCKR_LCK12_Pos)

0x00001000

◆ GPIO_LCKR_LCK12_Pos

#define GPIO_LCKR_LCK12_Pos   (12U)

◆ GPIO_LCKR_LCK13

#define GPIO_LCKR_LCK13   GPIO_LCKR_LCK13_Msk

◆ GPIO_LCKR_LCK13_Msk

#define GPIO_LCKR_LCK13_Msk   (0x1UL << GPIO_LCKR_LCK13_Pos)

0x00002000

◆ GPIO_LCKR_LCK13_Pos

#define GPIO_LCKR_LCK13_Pos   (13U)

◆ GPIO_LCKR_LCK14

#define GPIO_LCKR_LCK14   GPIO_LCKR_LCK14_Msk

◆ GPIO_LCKR_LCK14_Msk

#define GPIO_LCKR_LCK14_Msk   (0x1UL << GPIO_LCKR_LCK14_Pos)

0x00004000

◆ GPIO_LCKR_LCK14_Pos

#define GPIO_LCKR_LCK14_Pos   (14U)

◆ GPIO_LCKR_LCK15

#define GPIO_LCKR_LCK15   GPIO_LCKR_LCK15_Msk

◆ GPIO_LCKR_LCK15_Msk

#define GPIO_LCKR_LCK15_Msk   (0x1UL << GPIO_LCKR_LCK15_Pos)

0x00008000

◆ GPIO_LCKR_LCK15_Pos

#define GPIO_LCKR_LCK15_Pos   (15U)

◆ GPIO_LCKR_LCK1_Msk

#define GPIO_LCKR_LCK1_Msk   (0x1UL << GPIO_LCKR_LCK1_Pos)

0x00000002

◆ GPIO_LCKR_LCK1_Pos

#define GPIO_LCKR_LCK1_Pos   (1U)

◆ GPIO_LCKR_LCK2

#define GPIO_LCKR_LCK2   GPIO_LCKR_LCK2_Msk

◆ GPIO_LCKR_LCK2_Msk

#define GPIO_LCKR_LCK2_Msk   (0x1UL << GPIO_LCKR_LCK2_Pos)

0x00000004

◆ GPIO_LCKR_LCK2_Pos

#define GPIO_LCKR_LCK2_Pos   (2U)

◆ GPIO_LCKR_LCK3

#define GPIO_LCKR_LCK3   GPIO_LCKR_LCK3_Msk

◆ GPIO_LCKR_LCK3_Msk

#define GPIO_LCKR_LCK3_Msk   (0x1UL << GPIO_LCKR_LCK3_Pos)

0x00000008

◆ GPIO_LCKR_LCK3_Pos

#define GPIO_LCKR_LCK3_Pos   (3U)

◆ GPIO_LCKR_LCK4

#define GPIO_LCKR_LCK4   GPIO_LCKR_LCK4_Msk

◆ GPIO_LCKR_LCK4_Msk

#define GPIO_LCKR_LCK4_Msk   (0x1UL << GPIO_LCKR_LCK4_Pos)

0x00000010

◆ GPIO_LCKR_LCK4_Pos

#define GPIO_LCKR_LCK4_Pos   (4U)

◆ GPIO_LCKR_LCK5

#define GPIO_LCKR_LCK5   GPIO_LCKR_LCK5_Msk

◆ GPIO_LCKR_LCK5_Msk

#define GPIO_LCKR_LCK5_Msk   (0x1UL << GPIO_LCKR_LCK5_Pos)

0x00000020

◆ GPIO_LCKR_LCK5_Pos

#define GPIO_LCKR_LCK5_Pos   (5U)

◆ GPIO_LCKR_LCK6

#define GPIO_LCKR_LCK6   GPIO_LCKR_LCK6_Msk

◆ GPIO_LCKR_LCK6_Msk

#define GPIO_LCKR_LCK6_Msk   (0x1UL << GPIO_LCKR_LCK6_Pos)

0x00000040

◆ GPIO_LCKR_LCK6_Pos

#define GPIO_LCKR_LCK6_Pos   (6U)

◆ GPIO_LCKR_LCK7

#define GPIO_LCKR_LCK7   GPIO_LCKR_LCK7_Msk

◆ GPIO_LCKR_LCK7_Msk

#define GPIO_LCKR_LCK7_Msk   (0x1UL << GPIO_LCKR_LCK7_Pos)

0x00000080

◆ GPIO_LCKR_LCK7_Pos

#define GPIO_LCKR_LCK7_Pos   (7U)

◆ GPIO_LCKR_LCK8

#define GPIO_LCKR_LCK8   GPIO_LCKR_LCK8_Msk

◆ GPIO_LCKR_LCK8_Msk

#define GPIO_LCKR_LCK8_Msk   (0x1UL << GPIO_LCKR_LCK8_Pos)

0x00000100

◆ GPIO_LCKR_LCK8_Pos

#define GPIO_LCKR_LCK8_Pos   (8U)

◆ GPIO_LCKR_LCK9

#define GPIO_LCKR_LCK9   GPIO_LCKR_LCK9_Msk

◆ GPIO_LCKR_LCK9_Msk

#define GPIO_LCKR_LCK9_Msk   (0x1UL << GPIO_LCKR_LCK9_Pos)

0x00000200

◆ GPIO_LCKR_LCK9_Pos

#define GPIO_LCKR_LCK9_Pos   (9U)

◆ GPIO_LCKR_LCKK

#define GPIO_LCKR_LCKK   GPIO_LCKR_LCKK_Msk

◆ GPIO_LCKR_LCKK_Msk

#define GPIO_LCKR_LCKK_Msk   (0x1UL << GPIO_LCKR_LCKK_Pos)

0x00010000

◆ GPIO_LCKR_LCKK_Pos

#define GPIO_LCKR_LCKK_Pos   (16U)

◆ GPIO_MODER_MODE0

#define GPIO_MODER_MODE0   GPIO_MODER_MODE0_Msk

◆ GPIO_MODER_MODE0_0

#define GPIO_MODER_MODE0_0   (0x1UL << GPIO_MODER_MODE0_Pos)

0x00000001

◆ GPIO_MODER_MODE0_1

#define GPIO_MODER_MODE0_1   (0x2UL << GPIO_MODER_MODE0_Pos)

0x00000002

◆ GPIO_MODER_MODE0_Msk

#define GPIO_MODER_MODE0_Msk   (0x3UL << GPIO_MODER_MODE0_Pos)

0x00000003

◆ GPIO_MODER_MODE0_Pos

#define GPIO_MODER_MODE0_Pos   (0U)

◆ GPIO_MODER_MODE1

#define GPIO_MODER_MODE1   GPIO_MODER_MODE1_Msk

◆ GPIO_MODER_MODE10

#define GPIO_MODER_MODE10   GPIO_MODER_MODE10_Msk

◆ GPIO_MODER_MODE10_0

#define GPIO_MODER_MODE10_0   (0x1UL << GPIO_MODER_MODE10_Pos)

0x00100000

◆ GPIO_MODER_MODE10_1

#define GPIO_MODER_MODE10_1   (0x2UL << GPIO_MODER_MODE10_Pos)

0x00200000

◆ GPIO_MODER_MODE10_Msk

#define GPIO_MODER_MODE10_Msk   (0x3UL << GPIO_MODER_MODE10_Pos)

0x00300000

◆ GPIO_MODER_MODE10_Pos

#define GPIO_MODER_MODE10_Pos   (20U)

◆ GPIO_MODER_MODE11

#define GPIO_MODER_MODE11   GPIO_MODER_MODE11_Msk

◆ GPIO_MODER_MODE11_0

#define GPIO_MODER_MODE11_0   (0x1UL << GPIO_MODER_MODE11_Pos)

0x00400000

◆ GPIO_MODER_MODE11_1

#define GPIO_MODER_MODE11_1   (0x2UL << GPIO_MODER_MODE11_Pos)

0x00800000

◆ GPIO_MODER_MODE11_Msk

#define GPIO_MODER_MODE11_Msk   (0x3UL << GPIO_MODER_MODE11_Pos)

0x00C00000

◆ GPIO_MODER_MODE11_Pos

#define GPIO_MODER_MODE11_Pos   (22U)

◆ GPIO_MODER_MODE12

#define GPIO_MODER_MODE12   GPIO_MODER_MODE12_Msk

◆ GPIO_MODER_MODE12_0

#define GPIO_MODER_MODE12_0   (0x1UL << GPIO_MODER_MODE12_Pos)

0x01000000

◆ GPIO_MODER_MODE12_1

#define GPIO_MODER_MODE12_1   (0x2UL << GPIO_MODER_MODE12_Pos)

0x02000000

◆ GPIO_MODER_MODE12_Msk

#define GPIO_MODER_MODE12_Msk   (0x3UL << GPIO_MODER_MODE12_Pos)

0x03000000

◆ GPIO_MODER_MODE12_Pos

#define GPIO_MODER_MODE12_Pos   (24U)

◆ GPIO_MODER_MODE13

#define GPIO_MODER_MODE13   GPIO_MODER_MODE13_Msk

◆ GPIO_MODER_MODE13_0

#define GPIO_MODER_MODE13_0   (0x1UL << GPIO_MODER_MODE13_Pos)

0x04000000

◆ GPIO_MODER_MODE13_1

#define GPIO_MODER_MODE13_1   (0x2UL << GPIO_MODER_MODE13_Pos)

0x08000000

◆ GPIO_MODER_MODE13_Msk

#define GPIO_MODER_MODE13_Msk   (0x3UL << GPIO_MODER_MODE13_Pos)

0x0C000000

◆ GPIO_MODER_MODE13_Pos

#define GPIO_MODER_MODE13_Pos   (26U)

◆ GPIO_MODER_MODE14

#define GPIO_MODER_MODE14   GPIO_MODER_MODE14_Msk

◆ GPIO_MODER_MODE14_0

#define GPIO_MODER_MODE14_0   (0x1UL << GPIO_MODER_MODE14_Pos)

0x10000000

◆ GPIO_MODER_MODE14_1

#define GPIO_MODER_MODE14_1   (0x2UL << GPIO_MODER_MODE14_Pos)

0x20000000

◆ GPIO_MODER_MODE14_Msk

#define GPIO_MODER_MODE14_Msk   (0x3UL << GPIO_MODER_MODE14_Pos)

0x30000000

◆ GPIO_MODER_MODE14_Pos

#define GPIO_MODER_MODE14_Pos   (28U)

◆ GPIO_MODER_MODE15

#define GPIO_MODER_MODE15   GPIO_MODER_MODE15_Msk

◆ GPIO_MODER_MODE15_0

#define GPIO_MODER_MODE15_0   (0x1UL << GPIO_MODER_MODE15_Pos)

0x40000000

◆ GPIO_MODER_MODE15_1

#define GPIO_MODER_MODE15_1   (0x2UL << GPIO_MODER_MODE15_Pos)

0x80000000

◆ GPIO_MODER_MODE15_Msk

#define GPIO_MODER_MODE15_Msk   (0x3UL << GPIO_MODER_MODE15_Pos)

0xC0000000

◆ GPIO_MODER_MODE15_Pos

#define GPIO_MODER_MODE15_Pos   (30U)

◆ GPIO_MODER_MODE1_0

#define GPIO_MODER_MODE1_0   (0x1UL << GPIO_MODER_MODE1_Pos)

0x00000004

◆ GPIO_MODER_MODE1_1

#define GPIO_MODER_MODE1_1   (0x2UL << GPIO_MODER_MODE1_Pos)

0x00000008

◆ GPIO_MODER_MODE1_Msk

#define GPIO_MODER_MODE1_Msk   (0x3UL << GPIO_MODER_MODE1_Pos)

0x0000000C

◆ GPIO_MODER_MODE1_Pos

#define GPIO_MODER_MODE1_Pos   (2U)

◆ GPIO_MODER_MODE2

#define GPIO_MODER_MODE2   GPIO_MODER_MODE2_Msk

◆ GPIO_MODER_MODE2_0

#define GPIO_MODER_MODE2_0   (0x1UL << GPIO_MODER_MODE2_Pos)

0x00000010

◆ GPIO_MODER_MODE2_1

#define GPIO_MODER_MODE2_1   (0x2UL << GPIO_MODER_MODE2_Pos)

0x00000020

◆ GPIO_MODER_MODE2_Msk

#define GPIO_MODER_MODE2_Msk   (0x3UL << GPIO_MODER_MODE2_Pos)

0x00000030

◆ GPIO_MODER_MODE2_Pos

#define GPIO_MODER_MODE2_Pos   (4U)

◆ GPIO_MODER_MODE3

#define GPIO_MODER_MODE3   GPIO_MODER_MODE3_Msk

◆ GPIO_MODER_MODE3_0

#define GPIO_MODER_MODE3_0   (0x1UL << GPIO_MODER_MODE3_Pos)

0x00000040

◆ GPIO_MODER_MODE3_1

#define GPIO_MODER_MODE3_1   (0x2UL << GPIO_MODER_MODE3_Pos)

0x00000080

◆ GPIO_MODER_MODE3_Msk

#define GPIO_MODER_MODE3_Msk   (0x3UL << GPIO_MODER_MODE3_Pos)

0x000000C0

◆ GPIO_MODER_MODE3_Pos

#define GPIO_MODER_MODE3_Pos   (6U)

◆ GPIO_MODER_MODE4

#define GPIO_MODER_MODE4   GPIO_MODER_MODE4_Msk

◆ GPIO_MODER_MODE4_0

#define GPIO_MODER_MODE4_0   (0x1UL << GPIO_MODER_MODE4_Pos)

0x00000100

◆ GPIO_MODER_MODE4_1

#define GPIO_MODER_MODE4_1   (0x2UL << GPIO_MODER_MODE4_Pos)

0x00000200

◆ GPIO_MODER_MODE4_Msk

#define GPIO_MODER_MODE4_Msk   (0x3UL << GPIO_MODER_MODE4_Pos)

0x00000300

◆ GPIO_MODER_MODE4_Pos

#define GPIO_MODER_MODE4_Pos   (8U)

◆ GPIO_MODER_MODE5

#define GPIO_MODER_MODE5   GPIO_MODER_MODE5_Msk

◆ GPIO_MODER_MODE5_0

#define GPIO_MODER_MODE5_0   (0x1UL << GPIO_MODER_MODE5_Pos)

0x00000400

◆ GPIO_MODER_MODE5_1

#define GPIO_MODER_MODE5_1   (0x2UL << GPIO_MODER_MODE5_Pos)

0x00000800

◆ GPIO_MODER_MODE5_Msk

#define GPIO_MODER_MODE5_Msk   (0x3UL << GPIO_MODER_MODE5_Pos)

0x00000C00

◆ GPIO_MODER_MODE5_Pos

#define GPIO_MODER_MODE5_Pos   (10U)

◆ GPIO_MODER_MODE6

#define GPIO_MODER_MODE6   GPIO_MODER_MODE6_Msk

◆ GPIO_MODER_MODE6_0

#define GPIO_MODER_MODE6_0   (0x1UL << GPIO_MODER_MODE6_Pos)

0x00001000

◆ GPIO_MODER_MODE6_1

#define GPIO_MODER_MODE6_1   (0x2UL << GPIO_MODER_MODE6_Pos)

0x00002000

◆ GPIO_MODER_MODE6_Msk

#define GPIO_MODER_MODE6_Msk   (0x3UL << GPIO_MODER_MODE6_Pos)

0x00003000

◆ GPIO_MODER_MODE6_Pos

#define GPIO_MODER_MODE6_Pos   (12U)

◆ GPIO_MODER_MODE7

#define GPIO_MODER_MODE7   GPIO_MODER_MODE7_Msk

◆ GPIO_MODER_MODE7_0

#define GPIO_MODER_MODE7_0   (0x1UL << GPIO_MODER_MODE7_Pos)

0x00004000

◆ GPIO_MODER_MODE7_1

#define GPIO_MODER_MODE7_1   (0x2UL << GPIO_MODER_MODE7_Pos)

0x00008000

◆ GPIO_MODER_MODE7_Msk

#define GPIO_MODER_MODE7_Msk   (0x3UL << GPIO_MODER_MODE7_Pos)

0x0000C000

◆ GPIO_MODER_MODE7_Pos

#define GPIO_MODER_MODE7_Pos   (14U)

◆ GPIO_MODER_MODE8

#define GPIO_MODER_MODE8   GPIO_MODER_MODE8_Msk

◆ GPIO_MODER_MODE8_0

#define GPIO_MODER_MODE8_0   (0x1UL << GPIO_MODER_MODE8_Pos)

0x00010000

◆ GPIO_MODER_MODE8_1

#define GPIO_MODER_MODE8_1   (0x2UL << GPIO_MODER_MODE8_Pos)

0x00020000

◆ GPIO_MODER_MODE8_Msk

#define GPIO_MODER_MODE8_Msk   (0x3UL << GPIO_MODER_MODE8_Pos)

0x00030000

◆ GPIO_MODER_MODE8_Pos

#define GPIO_MODER_MODE8_Pos   (16U)

◆ GPIO_MODER_MODE9

#define GPIO_MODER_MODE9   GPIO_MODER_MODE9_Msk

◆ GPIO_MODER_MODE9_0

#define GPIO_MODER_MODE9_0   (0x1UL << GPIO_MODER_MODE9_Pos)

0x00040000

◆ GPIO_MODER_MODE9_1

#define GPIO_MODER_MODE9_1   (0x2UL << GPIO_MODER_MODE9_Pos)

0x00080000

◆ GPIO_MODER_MODE9_Msk

#define GPIO_MODER_MODE9_Msk   (0x3UL << GPIO_MODER_MODE9_Pos)

0x000C0000

◆ GPIO_MODER_MODE9_Pos

#define GPIO_MODER_MODE9_Pos   (18U)

◆ GPIO_ODR_OD0

#define GPIO_ODR_OD0   GPIO_ODR_OD0_Msk

◆ GPIO_ODR_OD0_Msk

#define GPIO_ODR_OD0_Msk   (0x1UL << GPIO_ODR_OD0_Pos)

0x00000001

◆ GPIO_ODR_OD0_Pos

#define GPIO_ODR_OD0_Pos   (0U)

◆ GPIO_ODR_OD1

#define GPIO_ODR_OD1   GPIO_ODR_OD1_Msk

◆ GPIO_ODR_OD10

#define GPIO_ODR_OD10   GPIO_ODR_OD10_Msk

◆ GPIO_ODR_OD10_Msk

#define GPIO_ODR_OD10_Msk   (0x1UL << GPIO_ODR_OD10_Pos)

0x00000400

◆ GPIO_ODR_OD10_Pos

#define GPIO_ODR_OD10_Pos   (10U)

◆ GPIO_ODR_OD11

#define GPIO_ODR_OD11   GPIO_ODR_OD11_Msk

◆ GPIO_ODR_OD11_Msk

#define GPIO_ODR_OD11_Msk   (0x1UL << GPIO_ODR_OD11_Pos)

0x00000800

◆ GPIO_ODR_OD11_Pos

#define GPIO_ODR_OD11_Pos   (11U)

◆ GPIO_ODR_OD12

#define GPIO_ODR_OD12   GPIO_ODR_OD12_Msk

◆ GPIO_ODR_OD12_Msk

#define GPIO_ODR_OD12_Msk   (0x1UL << GPIO_ODR_OD12_Pos)

0x00001000

◆ GPIO_ODR_OD12_Pos

#define GPIO_ODR_OD12_Pos   (12U)

◆ GPIO_ODR_OD13

#define GPIO_ODR_OD13   GPIO_ODR_OD13_Msk

◆ GPIO_ODR_OD13_Msk

#define GPIO_ODR_OD13_Msk   (0x1UL << GPIO_ODR_OD13_Pos)

0x00002000

◆ GPIO_ODR_OD13_Pos

#define GPIO_ODR_OD13_Pos   (13U)

◆ GPIO_ODR_OD14

#define GPIO_ODR_OD14   GPIO_ODR_OD14_Msk

◆ GPIO_ODR_OD14_Msk

#define GPIO_ODR_OD14_Msk   (0x1UL << GPIO_ODR_OD14_Pos)

0x00004000

◆ GPIO_ODR_OD14_Pos

#define GPIO_ODR_OD14_Pos   (14U)

◆ GPIO_ODR_OD15

#define GPIO_ODR_OD15   GPIO_ODR_OD15_Msk

◆ GPIO_ODR_OD15_Msk

#define GPIO_ODR_OD15_Msk   (0x1UL << GPIO_ODR_OD15_Pos)

0x00008000

◆ GPIO_ODR_OD15_Pos

#define GPIO_ODR_OD15_Pos   (15U)

◆ GPIO_ODR_OD1_Msk

#define GPIO_ODR_OD1_Msk   (0x1UL << GPIO_ODR_OD1_Pos)

0x00000002

◆ GPIO_ODR_OD1_Pos

#define GPIO_ODR_OD1_Pos   (1U)

◆ GPIO_ODR_OD2

#define GPIO_ODR_OD2   GPIO_ODR_OD2_Msk

◆ GPIO_ODR_OD2_Msk

#define GPIO_ODR_OD2_Msk   (0x1UL << GPIO_ODR_OD2_Pos)

0x00000004

◆ GPIO_ODR_OD2_Pos

#define GPIO_ODR_OD2_Pos   (2U)

◆ GPIO_ODR_OD3

#define GPIO_ODR_OD3   GPIO_ODR_OD3_Msk

◆ GPIO_ODR_OD3_Msk

#define GPIO_ODR_OD3_Msk   (0x1UL << GPIO_ODR_OD3_Pos)

0x00000008

◆ GPIO_ODR_OD3_Pos

#define GPIO_ODR_OD3_Pos   (3U)

◆ GPIO_ODR_OD4

#define GPIO_ODR_OD4   GPIO_ODR_OD4_Msk

◆ GPIO_ODR_OD4_Msk

#define GPIO_ODR_OD4_Msk   (0x1UL << GPIO_ODR_OD4_Pos)

0x00000010

◆ GPIO_ODR_OD4_Pos

#define GPIO_ODR_OD4_Pos   (4U)

◆ GPIO_ODR_OD5

#define GPIO_ODR_OD5   GPIO_ODR_OD5_Msk

◆ GPIO_ODR_OD5_Msk

#define GPIO_ODR_OD5_Msk   (0x1UL << GPIO_ODR_OD5_Pos)

0x00000020

◆ GPIO_ODR_OD5_Pos

#define GPIO_ODR_OD5_Pos   (5U)

◆ GPIO_ODR_OD6

#define GPIO_ODR_OD6   GPIO_ODR_OD6_Msk

◆ GPIO_ODR_OD6_Msk

#define GPIO_ODR_OD6_Msk   (0x1UL << GPIO_ODR_OD6_Pos)

0x00000040

◆ GPIO_ODR_OD6_Pos

#define GPIO_ODR_OD6_Pos   (6U)

◆ GPIO_ODR_OD7

#define GPIO_ODR_OD7   GPIO_ODR_OD7_Msk

◆ GPIO_ODR_OD7_Msk

#define GPIO_ODR_OD7_Msk   (0x1UL << GPIO_ODR_OD7_Pos)

0x00000080

◆ GPIO_ODR_OD7_Pos

#define GPIO_ODR_OD7_Pos   (7U)

◆ GPIO_ODR_OD8

#define GPIO_ODR_OD8   GPIO_ODR_OD8_Msk

◆ GPIO_ODR_OD8_Msk

#define GPIO_ODR_OD8_Msk   (0x1UL << GPIO_ODR_OD8_Pos)

0x00000100

◆ GPIO_ODR_OD8_Pos

#define GPIO_ODR_OD8_Pos   (8U)

◆ GPIO_ODR_OD9

#define GPIO_ODR_OD9   GPIO_ODR_OD9_Msk

◆ GPIO_ODR_OD9_Msk

#define GPIO_ODR_OD9_Msk   (0x1UL << GPIO_ODR_OD9_Pos)

0x00000200

◆ GPIO_ODR_OD9_Pos

#define GPIO_ODR_OD9_Pos   (9U)

◆ GPIO_OSPEEDER_OSPEED0

#define GPIO_OSPEEDER_OSPEED0   GPIO_OSPEEDER_OSPEED0_Msk

◆ GPIO_OSPEEDER_OSPEED0_0

#define GPIO_OSPEEDER_OSPEED0_0   (0x1UL << GPIO_OSPEEDER_OSPEED0_Pos)

0x00000001

◆ GPIO_OSPEEDER_OSPEED0_1

#define GPIO_OSPEEDER_OSPEED0_1   (0x2UL << GPIO_OSPEEDER_OSPEED0_Pos)

0x00000002

◆ GPIO_OSPEEDER_OSPEED0_Msk

#define GPIO_OSPEEDER_OSPEED0_Msk   (0x3UL << GPIO_OSPEEDER_OSPEED0_Pos)

0x00000003

◆ GPIO_OSPEEDER_OSPEED0_Pos

#define GPIO_OSPEEDER_OSPEED0_Pos   (0U)

◆ GPIO_OSPEEDER_OSPEED1

#define GPIO_OSPEEDER_OSPEED1   GPIO_OSPEEDER_OSPEED1_Msk

◆ GPIO_OSPEEDER_OSPEED10

#define GPIO_OSPEEDER_OSPEED10   GPIO_OSPEEDER_OSPEED10_Msk

◆ GPIO_OSPEEDER_OSPEED10_0

#define GPIO_OSPEEDER_OSPEED10_0   (0x1UL << GPIO_OSPEEDER_OSPEED10_Pos)

0x00100000

◆ GPIO_OSPEEDER_OSPEED10_1

#define GPIO_OSPEEDER_OSPEED10_1   (0x2UL << GPIO_OSPEEDER_OSPEED10_Pos)

0x00200000

◆ GPIO_OSPEEDER_OSPEED10_Msk

#define GPIO_OSPEEDER_OSPEED10_Msk   (0x3UL << GPIO_OSPEEDER_OSPEED10_Pos)

0x00300000

◆ GPIO_OSPEEDER_OSPEED10_Pos

#define GPIO_OSPEEDER_OSPEED10_Pos   (20U)

◆ GPIO_OSPEEDER_OSPEED11

#define GPIO_OSPEEDER_OSPEED11   GPIO_OSPEEDER_OSPEED11_Msk

◆ GPIO_OSPEEDER_OSPEED11_0

#define GPIO_OSPEEDER_OSPEED11_0   (0x1UL << GPIO_OSPEEDER_OSPEED11_Pos)

0x00400000

◆ GPIO_OSPEEDER_OSPEED11_1

#define GPIO_OSPEEDER_OSPEED11_1   (0x2UL << GPIO_OSPEEDER_OSPEED11_Pos)

0x00800000

◆ GPIO_OSPEEDER_OSPEED11_Msk

#define GPIO_OSPEEDER_OSPEED11_Msk   (0x3UL << GPIO_OSPEEDER_OSPEED11_Pos)

0x00C00000

◆ GPIO_OSPEEDER_OSPEED11_Pos

#define GPIO_OSPEEDER_OSPEED11_Pos   (22U)

◆ GPIO_OSPEEDER_OSPEED12

#define GPIO_OSPEEDER_OSPEED12   GPIO_OSPEEDER_OSPEED12_Msk

◆ GPIO_OSPEEDER_OSPEED12_0

#define GPIO_OSPEEDER_OSPEED12_0   (0x1UL << GPIO_OSPEEDER_OSPEED12_Pos)

0x01000000

◆ GPIO_OSPEEDER_OSPEED12_1

#define GPIO_OSPEEDER_OSPEED12_1   (0x2UL << GPIO_OSPEEDER_OSPEED12_Pos)

0x02000000

◆ GPIO_OSPEEDER_OSPEED12_Msk

#define GPIO_OSPEEDER_OSPEED12_Msk   (0x3UL << GPIO_OSPEEDER_OSPEED12_Pos)

0x03000000

◆ GPIO_OSPEEDER_OSPEED12_Pos

#define GPIO_OSPEEDER_OSPEED12_Pos   (24U)

◆ GPIO_OSPEEDER_OSPEED13

#define GPIO_OSPEEDER_OSPEED13   GPIO_OSPEEDER_OSPEED13_Msk

◆ GPIO_OSPEEDER_OSPEED13_0

#define GPIO_OSPEEDER_OSPEED13_0   (0x1UL << GPIO_OSPEEDER_OSPEED13_Pos)

0x04000000

◆ GPIO_OSPEEDER_OSPEED13_1

#define GPIO_OSPEEDER_OSPEED13_1   (0x2UL << GPIO_OSPEEDER_OSPEED13_Pos)

0x08000000

◆ GPIO_OSPEEDER_OSPEED13_Msk

#define GPIO_OSPEEDER_OSPEED13_Msk   (0x3UL << GPIO_OSPEEDER_OSPEED13_Pos)

0x0C000000

◆ GPIO_OSPEEDER_OSPEED13_Pos

#define GPIO_OSPEEDER_OSPEED13_Pos   (26U)

◆ GPIO_OSPEEDER_OSPEED14

#define GPIO_OSPEEDER_OSPEED14   GPIO_OSPEEDER_OSPEED14_Msk

◆ GPIO_OSPEEDER_OSPEED14_0

#define GPIO_OSPEEDER_OSPEED14_0   (0x1UL << GPIO_OSPEEDER_OSPEED14_Pos)

0x10000000

◆ GPIO_OSPEEDER_OSPEED14_1

#define GPIO_OSPEEDER_OSPEED14_1   (0x2UL << GPIO_OSPEEDER_OSPEED14_Pos)

0x20000000

◆ GPIO_OSPEEDER_OSPEED14_Msk

#define GPIO_OSPEEDER_OSPEED14_Msk   (0x3UL << GPIO_OSPEEDER_OSPEED14_Pos)

0x30000000

◆ GPIO_OSPEEDER_OSPEED14_Pos

#define GPIO_OSPEEDER_OSPEED14_Pos   (28U)

◆ GPIO_OSPEEDER_OSPEED15

#define GPIO_OSPEEDER_OSPEED15   GPIO_OSPEEDER_OSPEED15_Msk

◆ GPIO_OSPEEDER_OSPEED15_0

#define GPIO_OSPEEDER_OSPEED15_0   (0x1UL << GPIO_OSPEEDER_OSPEED15_Pos)

0x40000000

◆ GPIO_OSPEEDER_OSPEED15_1

#define GPIO_OSPEEDER_OSPEED15_1   (0x2UL << GPIO_OSPEEDER_OSPEED15_Pos)

0x80000000

◆ GPIO_OSPEEDER_OSPEED15_Msk

#define GPIO_OSPEEDER_OSPEED15_Msk   (0x3UL << GPIO_OSPEEDER_OSPEED15_Pos)

0xC0000000

◆ GPIO_OSPEEDER_OSPEED15_Pos

#define GPIO_OSPEEDER_OSPEED15_Pos   (30U)

◆ GPIO_OSPEEDER_OSPEED1_0

#define GPIO_OSPEEDER_OSPEED1_0   (0x1UL << GPIO_OSPEEDER_OSPEED1_Pos)

0x00000004

◆ GPIO_OSPEEDER_OSPEED1_1

#define GPIO_OSPEEDER_OSPEED1_1   (0x2UL << GPIO_OSPEEDER_OSPEED1_Pos)

0x00000008

◆ GPIO_OSPEEDER_OSPEED1_Msk

#define GPIO_OSPEEDER_OSPEED1_Msk   (0x3UL << GPIO_OSPEEDER_OSPEED1_Pos)

0x0000000C

◆ GPIO_OSPEEDER_OSPEED1_Pos

#define GPIO_OSPEEDER_OSPEED1_Pos   (2U)

◆ GPIO_OSPEEDER_OSPEED2

#define GPIO_OSPEEDER_OSPEED2   GPIO_OSPEEDER_OSPEED2_Msk

◆ GPIO_OSPEEDER_OSPEED2_0

#define GPIO_OSPEEDER_OSPEED2_0   (0x1UL << GPIO_OSPEEDER_OSPEED2_Pos)

0x00000010

◆ GPIO_OSPEEDER_OSPEED2_1

#define GPIO_OSPEEDER_OSPEED2_1   (0x2UL << GPIO_OSPEEDER_OSPEED2_Pos)

0x00000020

◆ GPIO_OSPEEDER_OSPEED2_Msk

#define GPIO_OSPEEDER_OSPEED2_Msk   (0x3UL << GPIO_OSPEEDER_OSPEED2_Pos)

0x00000030

◆ GPIO_OSPEEDER_OSPEED2_Pos

#define GPIO_OSPEEDER_OSPEED2_Pos   (4U)

◆ GPIO_OSPEEDER_OSPEED3

#define GPIO_OSPEEDER_OSPEED3   GPIO_OSPEEDER_OSPEED3_Msk

◆ GPIO_OSPEEDER_OSPEED3_0

#define GPIO_OSPEEDER_OSPEED3_0   (0x1UL << GPIO_OSPEEDER_OSPEED3_Pos)

0x00000040

◆ GPIO_OSPEEDER_OSPEED3_1

#define GPIO_OSPEEDER_OSPEED3_1   (0x2UL << GPIO_OSPEEDER_OSPEED3_Pos)

0x00000080

◆ GPIO_OSPEEDER_OSPEED3_Msk

#define GPIO_OSPEEDER_OSPEED3_Msk   (0x3UL << GPIO_OSPEEDER_OSPEED3_Pos)

0x000000C0

◆ GPIO_OSPEEDER_OSPEED3_Pos

#define GPIO_OSPEEDER_OSPEED3_Pos   (6U)

◆ GPIO_OSPEEDER_OSPEED4

#define GPIO_OSPEEDER_OSPEED4   GPIO_OSPEEDER_OSPEED4_Msk

◆ GPIO_OSPEEDER_OSPEED4_0

#define GPIO_OSPEEDER_OSPEED4_0   (0x1UL << GPIO_OSPEEDER_OSPEED4_Pos)

0x00000100

◆ GPIO_OSPEEDER_OSPEED4_1

#define GPIO_OSPEEDER_OSPEED4_1   (0x2UL << GPIO_OSPEEDER_OSPEED4_Pos)

0x00000200

◆ GPIO_OSPEEDER_OSPEED4_Msk

#define GPIO_OSPEEDER_OSPEED4_Msk   (0x3UL << GPIO_OSPEEDER_OSPEED4_Pos)

0x00000300

◆ GPIO_OSPEEDER_OSPEED4_Pos

#define GPIO_OSPEEDER_OSPEED4_Pos   (8U)

◆ GPIO_OSPEEDER_OSPEED5

#define GPIO_OSPEEDER_OSPEED5   GPIO_OSPEEDER_OSPEED5_Msk

◆ GPIO_OSPEEDER_OSPEED5_0

#define GPIO_OSPEEDER_OSPEED5_0   (0x1UL << GPIO_OSPEEDER_OSPEED5_Pos)

0x00000400

◆ GPIO_OSPEEDER_OSPEED5_1

#define GPIO_OSPEEDER_OSPEED5_1   (0x2UL << GPIO_OSPEEDER_OSPEED5_Pos)

0x00000800

◆ GPIO_OSPEEDER_OSPEED5_Msk

#define GPIO_OSPEEDER_OSPEED5_Msk   (0x3UL << GPIO_OSPEEDER_OSPEED5_Pos)

0x00000C00

◆ GPIO_OSPEEDER_OSPEED5_Pos

#define GPIO_OSPEEDER_OSPEED5_Pos   (10U)

◆ GPIO_OSPEEDER_OSPEED6

#define GPIO_OSPEEDER_OSPEED6   GPIO_OSPEEDER_OSPEED6_Msk

◆ GPIO_OSPEEDER_OSPEED6_0

#define GPIO_OSPEEDER_OSPEED6_0   (0x1UL << GPIO_OSPEEDER_OSPEED6_Pos)

0x00001000

◆ GPIO_OSPEEDER_OSPEED6_1

#define GPIO_OSPEEDER_OSPEED6_1   (0x2UL << GPIO_OSPEEDER_OSPEED6_Pos)

0x00002000

◆ GPIO_OSPEEDER_OSPEED6_Msk

#define GPIO_OSPEEDER_OSPEED6_Msk   (0x3UL << GPIO_OSPEEDER_OSPEED6_Pos)

0x00003000

◆ GPIO_OSPEEDER_OSPEED6_Pos

#define GPIO_OSPEEDER_OSPEED6_Pos   (12U)

◆ GPIO_OSPEEDER_OSPEED7

#define GPIO_OSPEEDER_OSPEED7   GPIO_OSPEEDER_OSPEED7_Msk

◆ GPIO_OSPEEDER_OSPEED7_0

#define GPIO_OSPEEDER_OSPEED7_0   (0x1UL << GPIO_OSPEEDER_OSPEED7_Pos)

0x00004000

◆ GPIO_OSPEEDER_OSPEED7_1

#define GPIO_OSPEEDER_OSPEED7_1   (0x2UL << GPIO_OSPEEDER_OSPEED7_Pos)

0x00008000

◆ GPIO_OSPEEDER_OSPEED7_Msk

#define GPIO_OSPEEDER_OSPEED7_Msk   (0x3UL << GPIO_OSPEEDER_OSPEED7_Pos)

0x0000C000

◆ GPIO_OSPEEDER_OSPEED7_Pos

#define GPIO_OSPEEDER_OSPEED7_Pos   (14U)

◆ GPIO_OSPEEDER_OSPEED8

#define GPIO_OSPEEDER_OSPEED8   GPIO_OSPEEDER_OSPEED8_Msk

◆ GPIO_OSPEEDER_OSPEED8_0

#define GPIO_OSPEEDER_OSPEED8_0   (0x1UL << GPIO_OSPEEDER_OSPEED8_Pos)

0x00010000

◆ GPIO_OSPEEDER_OSPEED8_1

#define GPIO_OSPEEDER_OSPEED8_1   (0x2UL << GPIO_OSPEEDER_OSPEED8_Pos)

0x00020000

◆ GPIO_OSPEEDER_OSPEED8_Msk

#define GPIO_OSPEEDER_OSPEED8_Msk   (0x3UL << GPIO_OSPEEDER_OSPEED8_Pos)

0x00030000

◆ GPIO_OSPEEDER_OSPEED8_Pos

#define GPIO_OSPEEDER_OSPEED8_Pos   (16U)

◆ GPIO_OSPEEDER_OSPEED9

#define GPIO_OSPEEDER_OSPEED9   GPIO_OSPEEDER_OSPEED9_Msk

◆ GPIO_OSPEEDER_OSPEED9_0

#define GPIO_OSPEEDER_OSPEED9_0   (0x1UL << GPIO_OSPEEDER_OSPEED9_Pos)

0x00040000

◆ GPIO_OSPEEDER_OSPEED9_1

#define GPIO_OSPEEDER_OSPEED9_1   (0x2UL << GPIO_OSPEEDER_OSPEED9_Pos)

0x00080000

◆ GPIO_OSPEEDER_OSPEED9_Msk

#define GPIO_OSPEEDER_OSPEED9_Msk   (0x3UL << GPIO_OSPEEDER_OSPEED9_Pos)

0x000C0000

◆ GPIO_OSPEEDER_OSPEED9_Pos

#define GPIO_OSPEEDER_OSPEED9_Pos   (18U)

◆ GPIO_OTYPER_OT_0

#define GPIO_OTYPER_OT_0   (0x00000001U)

◆ GPIO_OTYPER_OT_1

#define GPIO_OTYPER_OT_1   (0x00000002U)

◆ GPIO_OTYPER_OT_10

#define GPIO_OTYPER_OT_10   (0x00000400U)

◆ GPIO_OTYPER_OT_11

#define GPIO_OTYPER_OT_11   (0x00000800U)

◆ GPIO_OTYPER_OT_12

#define GPIO_OTYPER_OT_12   (0x00001000U)

◆ GPIO_OTYPER_OT_13

#define GPIO_OTYPER_OT_13   (0x00002000U)

◆ GPIO_OTYPER_OT_14

#define GPIO_OTYPER_OT_14   (0x00004000U)

◆ GPIO_OTYPER_OT_15

#define GPIO_OTYPER_OT_15   (0x00008000U)

◆ GPIO_OTYPER_OT_2

#define GPIO_OTYPER_OT_2   (0x00000004U)

◆ GPIO_OTYPER_OT_3

#define GPIO_OTYPER_OT_3   (0x00000008U)

◆ GPIO_OTYPER_OT_4

#define GPIO_OTYPER_OT_4   (0x00000010U)

◆ GPIO_OTYPER_OT_5

#define GPIO_OTYPER_OT_5   (0x00000020U)

◆ GPIO_OTYPER_OT_6

#define GPIO_OTYPER_OT_6   (0x00000040U)

◆ GPIO_OTYPER_OT_7

#define GPIO_OTYPER_OT_7   (0x00000080U)

◆ GPIO_OTYPER_OT_8

#define GPIO_OTYPER_OT_8   (0x00000100U)

◆ GPIO_OTYPER_OT_9

#define GPIO_OTYPER_OT_9   (0x00000200U)

◆ GPIO_PUPDR_PUPD0

#define GPIO_PUPDR_PUPD0   GPIO_PUPDR_PUPD0_Msk

◆ GPIO_PUPDR_PUPD0_0

#define GPIO_PUPDR_PUPD0_0   (0x1UL << GPIO_PUPDR_PUPD0_Pos)

0x00000001

◆ GPIO_PUPDR_PUPD0_1

#define GPIO_PUPDR_PUPD0_1   (0x2UL << GPIO_PUPDR_PUPD0_Pos)

0x00000002

◆ GPIO_PUPDR_PUPD0_Msk

#define GPIO_PUPDR_PUPD0_Msk   (0x3UL << GPIO_PUPDR_PUPD0_Pos)

0x00000003

◆ GPIO_PUPDR_PUPD0_Pos

#define GPIO_PUPDR_PUPD0_Pos   (0U)

◆ GPIO_PUPDR_PUPD1

#define GPIO_PUPDR_PUPD1   GPIO_PUPDR_PUPD1_Msk

◆ GPIO_PUPDR_PUPD10

#define GPIO_PUPDR_PUPD10   GPIO_PUPDR_PUPD10_Msk

◆ GPIO_PUPDR_PUPD10_0

#define GPIO_PUPDR_PUPD10_0   (0x1UL << GPIO_PUPDR_PUPD10_Pos)

0x00100000

◆ GPIO_PUPDR_PUPD10_1

#define GPIO_PUPDR_PUPD10_1   (0x2UL << GPIO_PUPDR_PUPD10_Pos)

0x00200000

◆ GPIO_PUPDR_PUPD10_Msk

#define GPIO_PUPDR_PUPD10_Msk   (0x3UL << GPIO_PUPDR_PUPD10_Pos)

0x00300000

◆ GPIO_PUPDR_PUPD10_Pos

#define GPIO_PUPDR_PUPD10_Pos   (20U)

◆ GPIO_PUPDR_PUPD11

#define GPIO_PUPDR_PUPD11   GPIO_PUPDR_PUPD11_Msk

◆ GPIO_PUPDR_PUPD11_0

#define GPIO_PUPDR_PUPD11_0   (0x1UL << GPIO_PUPDR_PUPD11_Pos)

0x00400000

◆ GPIO_PUPDR_PUPD11_1

#define GPIO_PUPDR_PUPD11_1   (0x2UL << GPIO_PUPDR_PUPD11_Pos)

0x00800000

◆ GPIO_PUPDR_PUPD11_Msk

#define GPIO_PUPDR_PUPD11_Msk   (0x3UL << GPIO_PUPDR_PUPD11_Pos)

0x00C00000

◆ GPIO_PUPDR_PUPD11_Pos

#define GPIO_PUPDR_PUPD11_Pos   (22U)

◆ GPIO_PUPDR_PUPD12

#define GPIO_PUPDR_PUPD12   GPIO_PUPDR_PUPD12_Msk

◆ GPIO_PUPDR_PUPD12_0

#define GPIO_PUPDR_PUPD12_0   (0x1UL << GPIO_PUPDR_PUPD12_Pos)

0x01000000

◆ GPIO_PUPDR_PUPD12_1

#define GPIO_PUPDR_PUPD12_1   (0x2UL << GPIO_PUPDR_PUPD12_Pos)

0x02000000

◆ GPIO_PUPDR_PUPD12_Msk

#define GPIO_PUPDR_PUPD12_Msk   (0x3UL << GPIO_PUPDR_PUPD12_Pos)

0x03000000

◆ GPIO_PUPDR_PUPD12_Pos

#define GPIO_PUPDR_PUPD12_Pos   (24U)

◆ GPIO_PUPDR_PUPD13

#define GPIO_PUPDR_PUPD13   GPIO_PUPDR_PUPD13_Msk

◆ GPIO_PUPDR_PUPD13_0

#define GPIO_PUPDR_PUPD13_0   (0x1UL << GPIO_PUPDR_PUPD13_Pos)

0x04000000

◆ GPIO_PUPDR_PUPD13_1

#define GPIO_PUPDR_PUPD13_1   (0x2UL << GPIO_PUPDR_PUPD13_Pos)

0x08000000

◆ GPIO_PUPDR_PUPD13_Msk

#define GPIO_PUPDR_PUPD13_Msk   (0x3UL << GPIO_PUPDR_PUPD13_Pos)

0x0C000000

◆ GPIO_PUPDR_PUPD13_Pos

#define GPIO_PUPDR_PUPD13_Pos   (26U)

◆ GPIO_PUPDR_PUPD14

#define GPIO_PUPDR_PUPD14   GPIO_PUPDR_PUPD14_Msk

◆ GPIO_PUPDR_PUPD14_0

#define GPIO_PUPDR_PUPD14_0   (0x1UL << GPIO_PUPDR_PUPD14_Pos)

0x10000000

◆ GPIO_PUPDR_PUPD14_1

#define GPIO_PUPDR_PUPD14_1   (0x2UL << GPIO_PUPDR_PUPD14_Pos)

0x20000000

◆ GPIO_PUPDR_PUPD14_Msk

#define GPIO_PUPDR_PUPD14_Msk   (0x3UL << GPIO_PUPDR_PUPD14_Pos)

0x30000000

◆ GPIO_PUPDR_PUPD14_Pos

#define GPIO_PUPDR_PUPD14_Pos   (28U)

◆ GPIO_PUPDR_PUPD15

#define GPIO_PUPDR_PUPD15   GPIO_PUPDR_PUPD15_Msk

◆ GPIO_PUPDR_PUPD15_0

#define GPIO_PUPDR_PUPD15_0   (0x1UL << GPIO_PUPDR_PUPD15_Pos)

0x40000000

◆ GPIO_PUPDR_PUPD15_1

#define GPIO_PUPDR_PUPD15_1   (0x2UL << GPIO_PUPDR_PUPD15_Pos)

0x80000000

◆ GPIO_PUPDR_PUPD15_Msk

#define GPIO_PUPDR_PUPD15_Msk   (0x3UL << GPIO_PUPDR_PUPD15_Pos)

0xC0000000

◆ GPIO_PUPDR_PUPD15_Pos

#define GPIO_PUPDR_PUPD15_Pos   (30U)

◆ GPIO_PUPDR_PUPD1_0

#define GPIO_PUPDR_PUPD1_0   (0x1UL << GPIO_PUPDR_PUPD1_Pos)

0x00000004

◆ GPIO_PUPDR_PUPD1_1

#define GPIO_PUPDR_PUPD1_1   (0x2UL << GPIO_PUPDR_PUPD1_Pos)

0x00000008

◆ GPIO_PUPDR_PUPD1_Msk

#define GPIO_PUPDR_PUPD1_Msk   (0x3UL << GPIO_PUPDR_PUPD1_Pos)

0x0000000C

◆ GPIO_PUPDR_PUPD1_Pos

#define GPIO_PUPDR_PUPD1_Pos   (2U)

◆ GPIO_PUPDR_PUPD2

#define GPIO_PUPDR_PUPD2   GPIO_PUPDR_PUPD2_Msk

◆ GPIO_PUPDR_PUPD2_0

#define GPIO_PUPDR_PUPD2_0   (0x1UL << GPIO_PUPDR_PUPD2_Pos)

0x00000010

◆ GPIO_PUPDR_PUPD2_1

#define GPIO_PUPDR_PUPD2_1   (0x2UL << GPIO_PUPDR_PUPD2_Pos)

0x00000020

◆ GPIO_PUPDR_PUPD2_Msk

#define GPIO_PUPDR_PUPD2_Msk   (0x3UL << GPIO_PUPDR_PUPD2_Pos)

0x00000030

◆ GPIO_PUPDR_PUPD2_Pos

#define GPIO_PUPDR_PUPD2_Pos   (4U)

◆ GPIO_PUPDR_PUPD3

#define GPIO_PUPDR_PUPD3   GPIO_PUPDR_PUPD3_Msk

◆ GPIO_PUPDR_PUPD3_0

#define GPIO_PUPDR_PUPD3_0   (0x1UL << GPIO_PUPDR_PUPD3_Pos)

0x00000040

◆ GPIO_PUPDR_PUPD3_1

#define GPIO_PUPDR_PUPD3_1   (0x2UL << GPIO_PUPDR_PUPD3_Pos)

0x00000080

◆ GPIO_PUPDR_PUPD3_Msk

#define GPIO_PUPDR_PUPD3_Msk   (0x3UL << GPIO_PUPDR_PUPD3_Pos)

0x000000C0

◆ GPIO_PUPDR_PUPD3_Pos

#define GPIO_PUPDR_PUPD3_Pos   (6U)

◆ GPIO_PUPDR_PUPD4

#define GPIO_PUPDR_PUPD4   GPIO_PUPDR_PUPD4_Msk

◆ GPIO_PUPDR_PUPD4_0

#define GPIO_PUPDR_PUPD4_0   (0x1UL << GPIO_PUPDR_PUPD4_Pos)

0x00000100

◆ GPIO_PUPDR_PUPD4_1

#define GPIO_PUPDR_PUPD4_1   (0x2UL << GPIO_PUPDR_PUPD4_Pos)

0x00000200

◆ GPIO_PUPDR_PUPD4_Msk

#define GPIO_PUPDR_PUPD4_Msk   (0x3UL << GPIO_PUPDR_PUPD4_Pos)

0x00000300

◆ GPIO_PUPDR_PUPD4_Pos

#define GPIO_PUPDR_PUPD4_Pos   (8U)

◆ GPIO_PUPDR_PUPD5

#define GPIO_PUPDR_PUPD5   GPIO_PUPDR_PUPD5_Msk

◆ GPIO_PUPDR_PUPD5_0

#define GPIO_PUPDR_PUPD5_0   (0x1UL << GPIO_PUPDR_PUPD5_Pos)

0x00000400

◆ GPIO_PUPDR_PUPD5_1

#define GPIO_PUPDR_PUPD5_1   (0x2UL << GPIO_PUPDR_PUPD5_Pos)

0x00000800

◆ GPIO_PUPDR_PUPD5_Msk

#define GPIO_PUPDR_PUPD5_Msk   (0x3UL << GPIO_PUPDR_PUPD5_Pos)

0x00000C00

◆ GPIO_PUPDR_PUPD5_Pos

#define GPIO_PUPDR_PUPD5_Pos   (10U)

◆ GPIO_PUPDR_PUPD6

#define GPIO_PUPDR_PUPD6   GPIO_PUPDR_PUPD6_Msk

◆ GPIO_PUPDR_PUPD6_0

#define GPIO_PUPDR_PUPD6_0   (0x1UL << GPIO_PUPDR_PUPD6_Pos)

0x00001000

◆ GPIO_PUPDR_PUPD6_1

#define GPIO_PUPDR_PUPD6_1   (0x2UL << GPIO_PUPDR_PUPD6_Pos)

0x00002000

◆ GPIO_PUPDR_PUPD6_Msk

#define GPIO_PUPDR_PUPD6_Msk   (0x3UL << GPIO_PUPDR_PUPD6_Pos)

0x00003000

◆ GPIO_PUPDR_PUPD6_Pos

#define GPIO_PUPDR_PUPD6_Pos   (12U)

◆ GPIO_PUPDR_PUPD7

#define GPIO_PUPDR_PUPD7   GPIO_PUPDR_PUPD7_Msk

◆ GPIO_PUPDR_PUPD7_0

#define GPIO_PUPDR_PUPD7_0   (0x1UL << GPIO_PUPDR_PUPD7_Pos)

0x00004000

◆ GPIO_PUPDR_PUPD7_1

#define GPIO_PUPDR_PUPD7_1   (0x2UL << GPIO_PUPDR_PUPD7_Pos)

0x00008000

◆ GPIO_PUPDR_PUPD7_Msk

#define GPIO_PUPDR_PUPD7_Msk   (0x3UL << GPIO_PUPDR_PUPD7_Pos)

0x0000C000

◆ GPIO_PUPDR_PUPD7_Pos

#define GPIO_PUPDR_PUPD7_Pos   (14U)

◆ GPIO_PUPDR_PUPD8

#define GPIO_PUPDR_PUPD8   GPIO_PUPDR_PUPD8_Msk

◆ GPIO_PUPDR_PUPD8_0

#define GPIO_PUPDR_PUPD8_0   (0x1UL << GPIO_PUPDR_PUPD8_Pos)

0x00010000

◆ GPIO_PUPDR_PUPD8_1

#define GPIO_PUPDR_PUPD8_1   (0x2UL << GPIO_PUPDR_PUPD8_Pos)

0x00020000

◆ GPIO_PUPDR_PUPD8_Msk

#define GPIO_PUPDR_PUPD8_Msk   (0x3UL << GPIO_PUPDR_PUPD8_Pos)

0x00030000

◆ GPIO_PUPDR_PUPD8_Pos

#define GPIO_PUPDR_PUPD8_Pos   (16U)

◆ GPIO_PUPDR_PUPD9

#define GPIO_PUPDR_PUPD9   GPIO_PUPDR_PUPD9_Msk

◆ GPIO_PUPDR_PUPD9_0

#define GPIO_PUPDR_PUPD9_0   (0x1UL << GPIO_PUPDR_PUPD9_Pos)

0x00040000

◆ GPIO_PUPDR_PUPD9_1

#define GPIO_PUPDR_PUPD9_1   (0x2UL << GPIO_PUPDR_PUPD9_Pos)

0x00080000

◆ GPIO_PUPDR_PUPD9_Msk

#define GPIO_PUPDR_PUPD9_Msk   (0x3UL << GPIO_PUPDR_PUPD9_Pos)

0x000C0000

◆ GPIO_PUPDR_PUPD9_Pos

#define GPIO_PUPDR_PUPD9_Pos   (18U)

◆ I2C_CR1_ADDRIE

#define I2C_CR1_ADDRIE   I2C_CR1_ADDRIE_Msk

Address match interrupt enable

◆ I2C_CR1_ADDRIE_Msk

#define I2C_CR1_ADDRIE_Msk   (0x1UL << I2C_CR1_ADDRIE_Pos)

0x00000008

◆ I2C_CR1_ADDRIE_Pos

#define I2C_CR1_ADDRIE_Pos   (3U)

◆ I2C_CR1_ALERTEN

#define I2C_CR1_ALERTEN   I2C_CR1_ALERTEN_Msk

SMBus alert enable

◆ I2C_CR1_ALERTEN_Msk

#define I2C_CR1_ALERTEN_Msk   (0x1UL << I2C_CR1_ALERTEN_Pos)

0x00400000

◆ I2C_CR1_ALERTEN_Pos

#define I2C_CR1_ALERTEN_Pos   (22U)

◆ I2C_CR1_ANFOFF

#define I2C_CR1_ANFOFF   I2C_CR1_ANFOFF_Msk

Analog noise filter OFF

◆ I2C_CR1_ANFOFF_Msk

#define I2C_CR1_ANFOFF_Msk   (0x1UL << I2C_CR1_ANFOFF_Pos)

0x00001000

◆ I2C_CR1_ANFOFF_Pos

#define I2C_CR1_ANFOFF_Pos   (12U)

◆ I2C_CR1_DNF

#define I2C_CR1_DNF   I2C_CR1_DNF_Msk

Digital noise filter

◆ I2C_CR1_DNF_Msk

#define I2C_CR1_DNF_Msk   (0xFUL << I2C_CR1_DNF_Pos)

0x00000F00

◆ I2C_CR1_DNF_Pos

#define I2C_CR1_DNF_Pos   (8U)

◆ I2C_CR1_ERRIE

#define I2C_CR1_ERRIE   I2C_CR1_ERRIE_Msk

Errors interrupt enable

◆ I2C_CR1_ERRIE_Msk

#define I2C_CR1_ERRIE_Msk   (0x1UL << I2C_CR1_ERRIE_Pos)

0x00000080

◆ I2C_CR1_ERRIE_Pos

#define I2C_CR1_ERRIE_Pos   (7U)

◆ I2C_CR1_GCEN

#define I2C_CR1_GCEN   I2C_CR1_GCEN_Msk

General call enable

◆ I2C_CR1_GCEN_Msk

#define I2C_CR1_GCEN_Msk   (0x1UL << I2C_CR1_GCEN_Pos)

0x00080000

◆ I2C_CR1_GCEN_Pos

#define I2C_CR1_GCEN_Pos   (19U)

◆ I2C_CR1_NACKIE

#define I2C_CR1_NACKIE   I2C_CR1_NACKIE_Msk

NACK received interrupt enable

◆ I2C_CR1_NACKIE_Msk

#define I2C_CR1_NACKIE_Msk   (0x1UL << I2C_CR1_NACKIE_Pos)

0x00000010

◆ I2C_CR1_NACKIE_Pos

#define I2C_CR1_NACKIE_Pos   (4U)

◆ I2C_CR1_NOSTRETCH

#define I2C_CR1_NOSTRETCH   I2C_CR1_NOSTRETCH_Msk

Clock stretching disable

◆ I2C_CR1_NOSTRETCH_Msk

#define I2C_CR1_NOSTRETCH_Msk   (0x1UL << I2C_CR1_NOSTRETCH_Pos)

0x00020000

◆ I2C_CR1_NOSTRETCH_Pos

#define I2C_CR1_NOSTRETCH_Pos   (17U)

◆ I2C_CR1_PE

#define I2C_CR1_PE   I2C_CR1_PE_Msk

Peripheral enable

◆ I2C_CR1_PE_Msk

#define I2C_CR1_PE_Msk   (0x1UL << I2C_CR1_PE_Pos)

0x00000001

◆ I2C_CR1_PE_Pos

#define I2C_CR1_PE_Pos   (0U)

◆ I2C_CR1_PECEN

#define I2C_CR1_PECEN   I2C_CR1_PECEN_Msk

PEC enable

◆ I2C_CR1_PECEN_Msk

#define I2C_CR1_PECEN_Msk   (0x1UL << I2C_CR1_PECEN_Pos)

0x00800000

◆ I2C_CR1_PECEN_Pos

#define I2C_CR1_PECEN_Pos   (23U)

◆ I2C_CR1_RXDMAEN

#define I2C_CR1_RXDMAEN   I2C_CR1_RXDMAEN_Msk

DMA reception requests enable

◆ I2C_CR1_RXDMAEN_Msk

#define I2C_CR1_RXDMAEN_Msk   (0x1UL << I2C_CR1_RXDMAEN_Pos)

0x00008000

◆ I2C_CR1_RXDMAEN_Pos

#define I2C_CR1_RXDMAEN_Pos   (15U)

◆ I2C_CR1_RXIE

#define I2C_CR1_RXIE   I2C_CR1_RXIE_Msk

RX interrupt enable

◆ I2C_CR1_RXIE_Msk

#define I2C_CR1_RXIE_Msk   (0x1UL << I2C_CR1_RXIE_Pos)

0x00000004

◆ I2C_CR1_RXIE_Pos

#define I2C_CR1_RXIE_Pos   (2U)

◆ I2C_CR1_SBC

#define I2C_CR1_SBC   I2C_CR1_SBC_Msk

Slave byte control

◆ I2C_CR1_SBC_Msk

#define I2C_CR1_SBC_Msk   (0x1UL << I2C_CR1_SBC_Pos)

0x00010000

◆ I2C_CR1_SBC_Pos

#define I2C_CR1_SBC_Pos   (16U)

◆ I2C_CR1_SMBDEN

#define I2C_CR1_SMBDEN   I2C_CR1_SMBDEN_Msk

SMBus device default address enable

◆ I2C_CR1_SMBDEN_Msk

#define I2C_CR1_SMBDEN_Msk   (0x1UL << I2C_CR1_SMBDEN_Pos)

0x00200000

◆ I2C_CR1_SMBDEN_Pos

#define I2C_CR1_SMBDEN_Pos   (21U)

◆ I2C_CR1_SMBHEN

#define I2C_CR1_SMBHEN   I2C_CR1_SMBHEN_Msk

SMBus host address enable

◆ I2C_CR1_SMBHEN_Msk

#define I2C_CR1_SMBHEN_Msk   (0x1UL << I2C_CR1_SMBHEN_Pos)

0x00100000

◆ I2C_CR1_SMBHEN_Pos

#define I2C_CR1_SMBHEN_Pos   (20U)

◆ I2C_CR1_STOPIE

#define I2C_CR1_STOPIE   I2C_CR1_STOPIE_Msk

STOP detection interrupt enable

◆ I2C_CR1_STOPIE_Msk

#define I2C_CR1_STOPIE_Msk   (0x1UL << I2C_CR1_STOPIE_Pos)

0x00000020

◆ I2C_CR1_STOPIE_Pos

#define I2C_CR1_STOPIE_Pos   (5U)

◆ I2C_CR1_TCIE

#define I2C_CR1_TCIE   I2C_CR1_TCIE_Msk

Transfer complete interrupt enable

◆ I2C_CR1_TCIE_Msk

#define I2C_CR1_TCIE_Msk   (0x1UL << I2C_CR1_TCIE_Pos)

0x00000040

◆ I2C_CR1_TCIE_Pos

#define I2C_CR1_TCIE_Pos   (6U)

◆ I2C_CR1_TXDMAEN

#define I2C_CR1_TXDMAEN   I2C_CR1_TXDMAEN_Msk

DMA transmission requests enable

◆ I2C_CR1_TXDMAEN_Msk

#define I2C_CR1_TXDMAEN_Msk   (0x1UL << I2C_CR1_TXDMAEN_Pos)

0x00004000

◆ I2C_CR1_TXDMAEN_Pos

#define I2C_CR1_TXDMAEN_Pos   (14U)

◆ I2C_CR1_TXIE

#define I2C_CR1_TXIE   I2C_CR1_TXIE_Msk

TX interrupt enable

◆ I2C_CR1_TXIE_Msk

#define I2C_CR1_TXIE_Msk   (0x1UL << I2C_CR1_TXIE_Pos)

0x00000002

◆ I2C_CR1_TXIE_Pos

#define I2C_CR1_TXIE_Pos   (1U)

◆ I2C_CR1_WUPEN

#define I2C_CR1_WUPEN   I2C_CR1_WUPEN_Msk

Wakeup from STOP enable

◆ I2C_CR1_WUPEN_Msk

#define I2C_CR1_WUPEN_Msk   (0x1UL << I2C_CR1_WUPEN_Pos)

0x00040000

◆ I2C_CR1_WUPEN_Pos

#define I2C_CR1_WUPEN_Pos   (18U)

◆ I2C_CR2_ADD10

#define I2C_CR2_ADD10   I2C_CR2_ADD10_Msk

10-bit addressing mode (master mode)

◆ I2C_CR2_ADD10_Msk

#define I2C_CR2_ADD10_Msk   (0x1UL << I2C_CR2_ADD10_Pos)

0x00000800

◆ I2C_CR2_ADD10_Pos

#define I2C_CR2_ADD10_Pos   (11U)

◆ I2C_CR2_AUTOEND

#define I2C_CR2_AUTOEND   I2C_CR2_AUTOEND_Msk

Automatic end mode (master mode)

◆ I2C_CR2_AUTOEND_Msk

#define I2C_CR2_AUTOEND_Msk   (0x1UL << I2C_CR2_AUTOEND_Pos)

0x02000000

◆ I2C_CR2_AUTOEND_Pos

#define I2C_CR2_AUTOEND_Pos   (25U)

◆ I2C_CR2_HEAD10R

#define I2C_CR2_HEAD10R   I2C_CR2_HEAD10R_Msk

10-bit address header only read direction (master mode)

◆ I2C_CR2_HEAD10R_Msk

#define I2C_CR2_HEAD10R_Msk   (0x1UL << I2C_CR2_HEAD10R_Pos)

0x00001000

◆ I2C_CR2_HEAD10R_Pos

#define I2C_CR2_HEAD10R_Pos   (12U)

◆ I2C_CR2_NACK

#define I2C_CR2_NACK   I2C_CR2_NACK_Msk

NACK generation (slave mode)

◆ I2C_CR2_NACK_Msk

#define I2C_CR2_NACK_Msk   (0x1UL << I2C_CR2_NACK_Pos)

0x00008000

◆ I2C_CR2_NACK_Pos

#define I2C_CR2_NACK_Pos   (15U)

◆ I2C_CR2_NBYTES

#define I2C_CR2_NBYTES   I2C_CR2_NBYTES_Msk

Number of bytes

◆ I2C_CR2_NBYTES_Msk

#define I2C_CR2_NBYTES_Msk   (0xFFUL << I2C_CR2_NBYTES_Pos)

0x00FF0000

◆ I2C_CR2_NBYTES_Pos

#define I2C_CR2_NBYTES_Pos   (16U)

◆ I2C_CR2_PECBYTE

#define I2C_CR2_PECBYTE   I2C_CR2_PECBYTE_Msk

Packet error checking byte

◆ I2C_CR2_PECBYTE_Msk

#define I2C_CR2_PECBYTE_Msk   (0x1UL << I2C_CR2_PECBYTE_Pos)

0x04000000

◆ I2C_CR2_PECBYTE_Pos

#define I2C_CR2_PECBYTE_Pos   (26U)

◆ I2C_CR2_RD_WRN

#define I2C_CR2_RD_WRN   I2C_CR2_RD_WRN_Msk

Transfer direction (master mode)

◆ I2C_CR2_RD_WRN_Msk

#define I2C_CR2_RD_WRN_Msk   (0x1UL << I2C_CR2_RD_WRN_Pos)

0x00000400

◆ I2C_CR2_RD_WRN_Pos

#define I2C_CR2_RD_WRN_Pos   (10U)

◆ I2C_CR2_RELOAD

#define I2C_CR2_RELOAD   I2C_CR2_RELOAD_Msk

NBYTES reload mode

◆ I2C_CR2_RELOAD_Msk

#define I2C_CR2_RELOAD_Msk   (0x1UL << I2C_CR2_RELOAD_Pos)

0x01000000

◆ I2C_CR2_RELOAD_Pos

#define I2C_CR2_RELOAD_Pos   (24U)

◆ I2C_CR2_SADD

#define I2C_CR2_SADD   I2C_CR2_SADD_Msk

Slave address (master mode)

◆ I2C_CR2_SADD_Msk

#define I2C_CR2_SADD_Msk   (0x3FFUL << I2C_CR2_SADD_Pos)

0x000003FF

◆ I2C_CR2_SADD_Pos

#define I2C_CR2_SADD_Pos   (0U)

◆ I2C_CR2_START

#define I2C_CR2_START   I2C_CR2_START_Msk

START generation

◆ I2C_CR2_START_Msk

#define I2C_CR2_START_Msk   (0x1UL << I2C_CR2_START_Pos)

0x00002000

◆ I2C_CR2_START_Pos

#define I2C_CR2_START_Pos   (13U)

◆ I2C_CR2_STOP

#define I2C_CR2_STOP   I2C_CR2_STOP_Msk

STOP generation (master mode)

◆ I2C_CR2_STOP_Msk

#define I2C_CR2_STOP_Msk   (0x1UL << I2C_CR2_STOP_Pos)

0x00004000

◆ I2C_CR2_STOP_Pos

#define I2C_CR2_STOP_Pos   (14U)

◆ I2C_ICR_ADDRCF

#define I2C_ICR_ADDRCF   I2C_ICR_ADDRCF_Msk

Address matched clear flag

◆ I2C_ICR_ADDRCF_Msk

#define I2C_ICR_ADDRCF_Msk   (0x1UL << I2C_ICR_ADDRCF_Pos)

0x00000008

◆ I2C_ICR_ADDRCF_Pos

#define I2C_ICR_ADDRCF_Pos   (3U)

◆ I2C_ICR_ALERTCF

#define I2C_ICR_ALERTCF   I2C_ICR_ALERTCF_Msk

Alert clear flag

◆ I2C_ICR_ALERTCF_Msk

#define I2C_ICR_ALERTCF_Msk   (0x1UL << I2C_ICR_ALERTCF_Pos)

0x00002000

◆ I2C_ICR_ALERTCF_Pos

#define I2C_ICR_ALERTCF_Pos   (13U)

◆ I2C_ICR_ARLOCF

#define I2C_ICR_ARLOCF   I2C_ICR_ARLOCF_Msk

Arbitration lost clear flag

◆ I2C_ICR_ARLOCF_Msk

#define I2C_ICR_ARLOCF_Msk   (0x1UL << I2C_ICR_ARLOCF_Pos)

0x00000200

◆ I2C_ICR_ARLOCF_Pos

#define I2C_ICR_ARLOCF_Pos   (9U)

◆ I2C_ICR_BERRCF

#define I2C_ICR_BERRCF   I2C_ICR_BERRCF_Msk

Bus error clear flag

◆ I2C_ICR_BERRCF_Msk

#define I2C_ICR_BERRCF_Msk   (0x1UL << I2C_ICR_BERRCF_Pos)

0x00000100

◆ I2C_ICR_BERRCF_Pos

#define I2C_ICR_BERRCF_Pos   (8U)

◆ I2C_ICR_NACKCF

#define I2C_ICR_NACKCF   I2C_ICR_NACKCF_Msk

NACK clear flag

◆ I2C_ICR_NACKCF_Msk

#define I2C_ICR_NACKCF_Msk   (0x1UL << I2C_ICR_NACKCF_Pos)

0x00000010

◆ I2C_ICR_NACKCF_Pos

#define I2C_ICR_NACKCF_Pos   (4U)

◆ I2C_ICR_OVRCF

#define I2C_ICR_OVRCF   I2C_ICR_OVRCF_Msk

Overrun/Underrun clear flag

◆ I2C_ICR_OVRCF_Msk

#define I2C_ICR_OVRCF_Msk   (0x1UL << I2C_ICR_OVRCF_Pos)

0x00000400

◆ I2C_ICR_OVRCF_Pos

#define I2C_ICR_OVRCF_Pos   (10U)

◆ I2C_ICR_PECCF

#define I2C_ICR_PECCF   I2C_ICR_PECCF_Msk

PAC error clear flag

◆ I2C_ICR_PECCF_Msk

#define I2C_ICR_PECCF_Msk   (0x1UL << I2C_ICR_PECCF_Pos)

0x00000800

◆ I2C_ICR_PECCF_Pos

#define I2C_ICR_PECCF_Pos   (11U)

◆ I2C_ICR_STOPCF

#define I2C_ICR_STOPCF   I2C_ICR_STOPCF_Msk

STOP detection clear flag

◆ I2C_ICR_STOPCF_Msk

#define I2C_ICR_STOPCF_Msk   (0x1UL << I2C_ICR_STOPCF_Pos)

0x00000020

◆ I2C_ICR_STOPCF_Pos

#define I2C_ICR_STOPCF_Pos   (5U)

◆ I2C_ICR_TIMOUTCF

#define I2C_ICR_TIMOUTCF   I2C_ICR_TIMOUTCF_Msk

Timeout clear flag

◆ I2C_ICR_TIMOUTCF_Msk

#define I2C_ICR_TIMOUTCF_Msk   (0x1UL << I2C_ICR_TIMOUTCF_Pos)

0x00001000

◆ I2C_ICR_TIMOUTCF_Pos

#define I2C_ICR_TIMOUTCF_Pos   (12U)

◆ I2C_ISR_ADDCODE

#define I2C_ISR_ADDCODE   I2C_ISR_ADDCODE_Msk

Address match code (slave mode)

◆ I2C_ISR_ADDCODE_Msk

#define I2C_ISR_ADDCODE_Msk   (0x7FUL << I2C_ISR_ADDCODE_Pos)

0x00FE0000

◆ I2C_ISR_ADDCODE_Pos

#define I2C_ISR_ADDCODE_Pos   (17U)

◆ I2C_ISR_ADDR

#define I2C_ISR_ADDR   I2C_ISR_ADDR_Msk

Address matched (slave mode)

◆ I2C_ISR_ADDR_Msk

#define I2C_ISR_ADDR_Msk   (0x1UL << I2C_ISR_ADDR_Pos)

0x00000008

◆ I2C_ISR_ADDR_Pos

#define I2C_ISR_ADDR_Pos   (3U)

◆ I2C_ISR_ALERT

#define I2C_ISR_ALERT   I2C_ISR_ALERT_Msk

SMBus alert

◆ I2C_ISR_ALERT_Msk

#define I2C_ISR_ALERT_Msk   (0x1UL << I2C_ISR_ALERT_Pos)

0x00002000

◆ I2C_ISR_ALERT_Pos

#define I2C_ISR_ALERT_Pos   (13U)

◆ I2C_ISR_ARLO

#define I2C_ISR_ARLO   I2C_ISR_ARLO_Msk

Arbitration lost

◆ I2C_ISR_ARLO_Msk

#define I2C_ISR_ARLO_Msk   (0x1UL << I2C_ISR_ARLO_Pos)

0x00000200

◆ I2C_ISR_ARLO_Pos

#define I2C_ISR_ARLO_Pos   (9U)

◆ I2C_ISR_BERR

#define I2C_ISR_BERR   I2C_ISR_BERR_Msk

Bus error

◆ I2C_ISR_BERR_Msk

#define I2C_ISR_BERR_Msk   (0x1UL << I2C_ISR_BERR_Pos)

0x00000100

◆ I2C_ISR_BERR_Pos

#define I2C_ISR_BERR_Pos   (8U)

◆ I2C_ISR_BUSY

#define I2C_ISR_BUSY   I2C_ISR_BUSY_Msk

Bus busy

◆ I2C_ISR_BUSY_Msk

#define I2C_ISR_BUSY_Msk   (0x1UL << I2C_ISR_BUSY_Pos)

0x00008000

◆ I2C_ISR_BUSY_Pos

#define I2C_ISR_BUSY_Pos   (15U)

◆ I2C_ISR_DIR

#define I2C_ISR_DIR   I2C_ISR_DIR_Msk

Transfer direction (slave mode)

◆ I2C_ISR_DIR_Msk

#define I2C_ISR_DIR_Msk   (0x1UL << I2C_ISR_DIR_Pos)

0x00010000

◆ I2C_ISR_DIR_Pos

#define I2C_ISR_DIR_Pos   (16U)

◆ I2C_ISR_NACKF

#define I2C_ISR_NACKF   I2C_ISR_NACKF_Msk

NACK received flag

◆ I2C_ISR_NACKF_Msk

#define I2C_ISR_NACKF_Msk   (0x1UL << I2C_ISR_NACKF_Pos)

0x00000010

◆ I2C_ISR_NACKF_Pos

#define I2C_ISR_NACKF_Pos   (4U)

◆ I2C_ISR_OVR

#define I2C_ISR_OVR   I2C_ISR_OVR_Msk

Overrun/Underrun

◆ I2C_ISR_OVR_Msk

#define I2C_ISR_OVR_Msk   (0x1UL << I2C_ISR_OVR_Pos)

0x00000400

◆ I2C_ISR_OVR_Pos

#define I2C_ISR_OVR_Pos   (10U)

◆ I2C_ISR_PECERR

#define I2C_ISR_PECERR   I2C_ISR_PECERR_Msk

PEC error in reception

◆ I2C_ISR_PECERR_Msk

#define I2C_ISR_PECERR_Msk   (0x1UL << I2C_ISR_PECERR_Pos)

0x00000800

◆ I2C_ISR_PECERR_Pos

#define I2C_ISR_PECERR_Pos   (11U)

◆ I2C_ISR_RXNE

#define I2C_ISR_RXNE   I2C_ISR_RXNE_Msk

Receive data register not empty

◆ I2C_ISR_RXNE_Msk

#define I2C_ISR_RXNE_Msk   (0x1UL << I2C_ISR_RXNE_Pos)

0x00000004

◆ I2C_ISR_RXNE_Pos

#define I2C_ISR_RXNE_Pos   (2U)

◆ I2C_ISR_STOPF

#define I2C_ISR_STOPF   I2C_ISR_STOPF_Msk

STOP detection flag

◆ I2C_ISR_STOPF_Msk

#define I2C_ISR_STOPF_Msk   (0x1UL << I2C_ISR_STOPF_Pos)

0x00000020

◆ I2C_ISR_STOPF_Pos

#define I2C_ISR_STOPF_Pos   (5U)

◆ I2C_ISR_TC

#define I2C_ISR_TC   I2C_ISR_TC_Msk

Transfer complete (master mode)

◆ I2C_ISR_TC_Msk

#define I2C_ISR_TC_Msk   (0x1UL << I2C_ISR_TC_Pos)

0x00000040

◆ I2C_ISR_TC_Pos

#define I2C_ISR_TC_Pos   (6U)

◆ I2C_ISR_TCR

#define I2C_ISR_TCR   I2C_ISR_TCR_Msk

Transfer complete reload

◆ I2C_ISR_TCR_Msk

#define I2C_ISR_TCR_Msk   (0x1UL << I2C_ISR_TCR_Pos)

0x00000080

◆ I2C_ISR_TCR_Pos

#define I2C_ISR_TCR_Pos   (7U)

◆ I2C_ISR_TIMEOUT

#define I2C_ISR_TIMEOUT   I2C_ISR_TIMEOUT_Msk

Timeout or Tlow detection flag

◆ I2C_ISR_TIMEOUT_Msk

#define I2C_ISR_TIMEOUT_Msk   (0x1UL << I2C_ISR_TIMEOUT_Pos)

0x00001000

◆ I2C_ISR_TIMEOUT_Pos

#define I2C_ISR_TIMEOUT_Pos   (12U)

◆ I2C_ISR_TXE

#define I2C_ISR_TXE   I2C_ISR_TXE_Msk

Transmit data register empty

◆ I2C_ISR_TXE_Msk

#define I2C_ISR_TXE_Msk   (0x1UL << I2C_ISR_TXE_Pos)

0x00000001

◆ I2C_ISR_TXE_Pos

#define I2C_ISR_TXE_Pos   (0U)

◆ I2C_ISR_TXIS

#define I2C_ISR_TXIS   I2C_ISR_TXIS_Msk

Transmit interrupt status

◆ I2C_ISR_TXIS_Msk

#define I2C_ISR_TXIS_Msk   (0x1UL << I2C_ISR_TXIS_Pos)

0x00000002

◆ I2C_ISR_TXIS_Pos

#define I2C_ISR_TXIS_Pos   (1U)

◆ I2C_OAR1_OA1

#define I2C_OAR1_OA1   I2C_OAR1_OA1_Msk

Interface own address 1

◆ I2C_OAR1_OA1_Msk

#define I2C_OAR1_OA1_Msk   (0x3FFUL << I2C_OAR1_OA1_Pos)

0x000003FF

◆ I2C_OAR1_OA1_Pos

#define I2C_OAR1_OA1_Pos   (0U)

◆ I2C_OAR1_OA1EN

#define I2C_OAR1_OA1EN   I2C_OAR1_OA1EN_Msk

Own address 1 enable

◆ I2C_OAR1_OA1EN_Msk

#define I2C_OAR1_OA1EN_Msk   (0x1UL << I2C_OAR1_OA1EN_Pos)

0x00008000

◆ I2C_OAR1_OA1EN_Pos

#define I2C_OAR1_OA1EN_Pos   (15U)

◆ I2C_OAR1_OA1MODE

#define I2C_OAR1_OA1MODE   I2C_OAR1_OA1MODE_Msk

Own address 1 10-bit mode

◆ I2C_OAR1_OA1MODE_Msk

#define I2C_OAR1_OA1MODE_Msk   (0x1UL << I2C_OAR1_OA1MODE_Pos)

0x00000400

◆ I2C_OAR1_OA1MODE_Pos

#define I2C_OAR1_OA1MODE_Pos   (10U)

◆ I2C_OAR2_OA2

#define I2C_OAR2_OA2   I2C_OAR2_OA2_Msk

Interface own address 2

◆ I2C_OAR2_OA2_Msk

#define I2C_OAR2_OA2_Msk   (0x7FUL << I2C_OAR2_OA2_Pos)

0x000000FE

◆ I2C_OAR2_OA2_Pos

#define I2C_OAR2_OA2_Pos   (1U)

◆ I2C_OAR2_OA2EN

#define I2C_OAR2_OA2EN   I2C_OAR2_OA2EN_Msk

Own address 2 enable

◆ I2C_OAR2_OA2EN_Msk

#define I2C_OAR2_OA2EN_Msk   (0x1UL << I2C_OAR2_OA2EN_Pos)

0x00008000

◆ I2C_OAR2_OA2EN_Pos

#define I2C_OAR2_OA2EN_Pos   (15U)

◆ I2C_OAR2_OA2MASK01

#define I2C_OAR2_OA2MASK01   I2C_OAR2_OA2MASK01_Msk

OA2[1] is masked, Only OA2[7:2] are compared

◆ I2C_OAR2_OA2MASK01_Msk

#define I2C_OAR2_OA2MASK01_Msk   (0x1UL << I2C_OAR2_OA2MASK01_Pos)

0x00000100

◆ I2C_OAR2_OA2MASK01_Pos

#define I2C_OAR2_OA2MASK01_Pos   (8U)

◆ I2C_OAR2_OA2MASK02

#define I2C_OAR2_OA2MASK02   I2C_OAR2_OA2MASK02_Msk

OA2[2:1] is masked, Only OA2[7:3] are compared

◆ I2C_OAR2_OA2MASK02_Msk

#define I2C_OAR2_OA2MASK02_Msk   (0x1UL << I2C_OAR2_OA2MASK02_Pos)

0x00000200

◆ I2C_OAR2_OA2MASK02_Pos

#define I2C_OAR2_OA2MASK02_Pos   (9U)

◆ I2C_OAR2_OA2MASK03

#define I2C_OAR2_OA2MASK03   I2C_OAR2_OA2MASK03_Msk

OA2[3:1] is masked, Only OA2[7:4] are compared

◆ I2C_OAR2_OA2MASK03_Msk

#define I2C_OAR2_OA2MASK03_Msk   (0x3UL << I2C_OAR2_OA2MASK03_Pos)

0x00000300

◆ I2C_OAR2_OA2MASK03_Pos

#define I2C_OAR2_OA2MASK03_Pos   (8U)

◆ I2C_OAR2_OA2MASK04

#define I2C_OAR2_OA2MASK04   I2C_OAR2_OA2MASK04_Msk

OA2[4:1] is masked, Only OA2[7:5] are compared

◆ I2C_OAR2_OA2MASK04_Msk

#define I2C_OAR2_OA2MASK04_Msk   (0x1UL << I2C_OAR2_OA2MASK04_Pos)

0x00000400

◆ I2C_OAR2_OA2MASK04_Pos

#define I2C_OAR2_OA2MASK04_Pos   (10U)

◆ I2C_OAR2_OA2MASK05

#define I2C_OAR2_OA2MASK05   I2C_OAR2_OA2MASK05_Msk

OA2[5:1] is masked, Only OA2[7:6] are compared

◆ I2C_OAR2_OA2MASK05_Msk

#define I2C_OAR2_OA2MASK05_Msk   (0x5UL << I2C_OAR2_OA2MASK05_Pos)

0x00000500

◆ I2C_OAR2_OA2MASK05_Pos

#define I2C_OAR2_OA2MASK05_Pos   (8U)

◆ I2C_OAR2_OA2MASK06

#define I2C_OAR2_OA2MASK06   I2C_OAR2_OA2MASK06_Msk

OA2[6:1] is masked, Only OA2[7] are compared

◆ I2C_OAR2_OA2MASK06_Msk

#define I2C_OAR2_OA2MASK06_Msk   (0x3UL << I2C_OAR2_OA2MASK06_Pos)

0x00000600

◆ I2C_OAR2_OA2MASK06_Pos

#define I2C_OAR2_OA2MASK06_Pos   (9U)

◆ I2C_OAR2_OA2MASK07

#define I2C_OAR2_OA2MASK07   I2C_OAR2_OA2MASK07_Msk

OA2[7:1] is masked, No comparison is done

◆ I2C_OAR2_OA2MASK07_Msk

#define I2C_OAR2_OA2MASK07_Msk   (0x7UL << I2C_OAR2_OA2MASK07_Pos)

0x00000700

◆ I2C_OAR2_OA2MASK07_Pos

#define I2C_OAR2_OA2MASK07_Pos   (8U)

◆ I2C_OAR2_OA2MSK

#define I2C_OAR2_OA2MSK   I2C_OAR2_OA2MSK_Msk

Own address 2 masks

◆ I2C_OAR2_OA2MSK_Msk

#define I2C_OAR2_OA2MSK_Msk   (0x7UL << I2C_OAR2_OA2MSK_Pos)

0x00000700

◆ I2C_OAR2_OA2MSK_Pos

#define I2C_OAR2_OA2MSK_Pos   (8U)

◆ I2C_OAR2_OA2NOMASK

#define I2C_OAR2_OA2NOMASK   (0x00000000U)

No mask

◆ I2C_PECR_PEC

#define I2C_PECR_PEC   I2C_PECR_PEC_Msk

PEC register

◆ I2C_PECR_PEC_Msk

#define I2C_PECR_PEC_Msk   (0xFFUL << I2C_PECR_PEC_Pos)

0x000000FF

◆ I2C_PECR_PEC_Pos

#define I2C_PECR_PEC_Pos   (0U)

◆ I2C_RXDR_RXDATA

#define I2C_RXDR_RXDATA   I2C_RXDR_RXDATA_Msk

8-bit receive data

◆ I2C_RXDR_RXDATA_Msk

#define I2C_RXDR_RXDATA_Msk   (0xFFUL << I2C_RXDR_RXDATA_Pos)

0x000000FF

◆ I2C_RXDR_RXDATA_Pos

#define I2C_RXDR_RXDATA_Pos   (0U)

◆ I2C_TIMEOUTR_TEXTEN

#define I2C_TIMEOUTR_TEXTEN   I2C_TIMEOUTR_TEXTEN_Msk

Extended clock timeout enable

◆ I2C_TIMEOUTR_TEXTEN_Msk

#define I2C_TIMEOUTR_TEXTEN_Msk   (0x1UL << I2C_TIMEOUTR_TEXTEN_Pos)

0x80000000

◆ I2C_TIMEOUTR_TEXTEN_Pos

#define I2C_TIMEOUTR_TEXTEN_Pos   (31U)

◆ I2C_TIMEOUTR_TIDLE

#define I2C_TIMEOUTR_TIDLE   I2C_TIMEOUTR_TIDLE_Msk

Idle clock timeout detection

◆ I2C_TIMEOUTR_TIDLE_Msk

#define I2C_TIMEOUTR_TIDLE_Msk   (0x1UL << I2C_TIMEOUTR_TIDLE_Pos)

0x00001000

◆ I2C_TIMEOUTR_TIDLE_Pos

#define I2C_TIMEOUTR_TIDLE_Pos   (12U)

◆ I2C_TIMEOUTR_TIMEOUTA

#define I2C_TIMEOUTR_TIMEOUTA   I2C_TIMEOUTR_TIMEOUTA_Msk

Bus timeout A

◆ I2C_TIMEOUTR_TIMEOUTA_Msk

#define I2C_TIMEOUTR_TIMEOUTA_Msk   (0xFFFUL << I2C_TIMEOUTR_TIMEOUTA_Pos)

0x00000FFF

◆ I2C_TIMEOUTR_TIMEOUTA_Pos

#define I2C_TIMEOUTR_TIMEOUTA_Pos   (0U)

◆ I2C_TIMEOUTR_TIMEOUTB

#define I2C_TIMEOUTR_TIMEOUTB   I2C_TIMEOUTR_TIMEOUTB_Msk

Bus timeout B

◆ I2C_TIMEOUTR_TIMEOUTB_Msk

#define I2C_TIMEOUTR_TIMEOUTB_Msk   (0xFFFUL << I2C_TIMEOUTR_TIMEOUTB_Pos)

0x0FFF0000

◆ I2C_TIMEOUTR_TIMEOUTB_Pos

#define I2C_TIMEOUTR_TIMEOUTB_Pos   (16U)

◆ I2C_TIMEOUTR_TIMOUTEN

#define I2C_TIMEOUTR_TIMOUTEN   I2C_TIMEOUTR_TIMOUTEN_Msk

Clock timeout enable

◆ I2C_TIMEOUTR_TIMOUTEN_Msk

#define I2C_TIMEOUTR_TIMOUTEN_Msk   (0x1UL << I2C_TIMEOUTR_TIMOUTEN_Pos)

0x00008000

◆ I2C_TIMEOUTR_TIMOUTEN_Pos

#define I2C_TIMEOUTR_TIMOUTEN_Pos   (15U)

◆ I2C_TIMINGR_PRESC

#define I2C_TIMINGR_PRESC   I2C_TIMINGR_PRESC_Msk

Timings prescaler

◆ I2C_TIMINGR_PRESC_Msk

#define I2C_TIMINGR_PRESC_Msk   (0xFUL << I2C_TIMINGR_PRESC_Pos)

0xF0000000

◆ I2C_TIMINGR_PRESC_Pos

#define I2C_TIMINGR_PRESC_Pos   (28U)

◆ I2C_TIMINGR_SCLDEL

#define I2C_TIMINGR_SCLDEL   I2C_TIMINGR_SCLDEL_Msk

Data setup time

◆ I2C_TIMINGR_SCLDEL_Msk

#define I2C_TIMINGR_SCLDEL_Msk   (0xFUL << I2C_TIMINGR_SCLDEL_Pos)

0x00F00000

◆ I2C_TIMINGR_SCLDEL_Pos

#define I2C_TIMINGR_SCLDEL_Pos   (20U)

◆ I2C_TIMINGR_SCLH

#define I2C_TIMINGR_SCLH   I2C_TIMINGR_SCLH_Msk

SCL high period (master mode)

◆ I2C_TIMINGR_SCLH_Msk

#define I2C_TIMINGR_SCLH_Msk   (0xFFUL << I2C_TIMINGR_SCLH_Pos)

0x0000FF00

◆ I2C_TIMINGR_SCLH_Pos

#define I2C_TIMINGR_SCLH_Pos   (8U)

◆ I2C_TIMINGR_SCLL

#define I2C_TIMINGR_SCLL   I2C_TIMINGR_SCLL_Msk

SCL low period (master mode)

◆ I2C_TIMINGR_SCLL_Msk

#define I2C_TIMINGR_SCLL_Msk   (0xFFUL << I2C_TIMINGR_SCLL_Pos)

0x000000FF

◆ I2C_TIMINGR_SCLL_Pos

#define I2C_TIMINGR_SCLL_Pos   (0U)

◆ I2C_TIMINGR_SDADEL

#define I2C_TIMINGR_SDADEL   I2C_TIMINGR_SDADEL_Msk

Data hold time

◆ I2C_TIMINGR_SDADEL_Msk

#define I2C_TIMINGR_SDADEL_Msk   (0xFUL << I2C_TIMINGR_SDADEL_Pos)

0x000F0000

◆ I2C_TIMINGR_SDADEL_Pos

#define I2C_TIMINGR_SDADEL_Pos   (16U)

◆ I2C_TXDR_TXDATA

#define I2C_TXDR_TXDATA   I2C_TXDR_TXDATA_Msk

8-bit transmit data

◆ I2C_TXDR_TXDATA_Msk

#define I2C_TXDR_TXDATA_Msk   (0xFFUL << I2C_TXDR_TXDATA_Pos)

0x000000FF

◆ I2C_TXDR_TXDATA_Pos

#define I2C_TXDR_TXDATA_Pos   (0U)

◆ IWDG_KR_KEY

#define IWDG_KR_KEY   IWDG_KR_KEY_Msk

Key value (write only, read 0000h)

◆ IWDG_KR_KEY_Msk

#define IWDG_KR_KEY_Msk   (0xFFFFUL << IWDG_KR_KEY_Pos)

0x0000FFFF

◆ IWDG_KR_KEY_Pos

#define IWDG_KR_KEY_Pos   (0U)

◆ IWDG_PR_PR

#define IWDG_PR_PR   IWDG_PR_PR_Msk

PR[2:0] (Prescaler divider)

◆ IWDG_PR_PR_0

#define IWDG_PR_PR_0   (0x1UL << IWDG_PR_PR_Pos)

0x00000001

◆ IWDG_PR_PR_1

#define IWDG_PR_PR_1   (0x2UL << IWDG_PR_PR_Pos)

0x00000002

◆ IWDG_PR_PR_2

#define IWDG_PR_PR_2   (0x4UL << IWDG_PR_PR_Pos)

0x00000004

◆ IWDG_PR_PR_Msk

#define IWDG_PR_PR_Msk   (0x7UL << IWDG_PR_PR_Pos)

0x00000007

◆ IWDG_PR_PR_Pos

#define IWDG_PR_PR_Pos   (0U)

◆ IWDG_RLR_RL

#define IWDG_RLR_RL   IWDG_RLR_RL_Msk

Watchdog counter reload value

◆ IWDG_RLR_RL_Msk

#define IWDG_RLR_RL_Msk   (0xFFFUL << IWDG_RLR_RL_Pos)

0x00000FFF

◆ IWDG_RLR_RL_Pos

#define IWDG_RLR_RL_Pos   (0U)

◆ IWDG_SR_PVU

#define IWDG_SR_PVU   IWDG_SR_PVU_Msk

Watchdog prescaler value update

◆ IWDG_SR_PVU_Msk

#define IWDG_SR_PVU_Msk   (0x1UL << IWDG_SR_PVU_Pos)

0x00000001

◆ IWDG_SR_PVU_Pos

#define IWDG_SR_PVU_Pos   (0U)

◆ IWDG_SR_RVU

#define IWDG_SR_RVU   IWDG_SR_RVU_Msk

Watchdog counter reload value update

◆ IWDG_SR_RVU_Msk

#define IWDG_SR_RVU_Msk   (0x1UL << IWDG_SR_RVU_Pos)

0x00000002

◆ IWDG_SR_RVU_Pos

#define IWDG_SR_RVU_Pos   (1U)

◆ IWDG_SR_WVU

#define IWDG_SR_WVU   IWDG_SR_WVU_Msk

Watchdog counter window value update

◆ IWDG_SR_WVU_Msk

#define IWDG_SR_WVU_Msk   (0x1UL << IWDG_SR_WVU_Pos)

0x00000004

◆ IWDG_SR_WVU_Pos

#define IWDG_SR_WVU_Pos   (2U)

◆ IWDG_WINR_WIN

#define IWDG_WINR_WIN   IWDG_WINR_WIN_Msk

Watchdog counter window value

◆ IWDG_WINR_WIN_Msk

#define IWDG_WINR_WIN_Msk   (0xFFFUL << IWDG_WINR_WIN_Pos)

0x00000FFF

◆ IWDG_WINR_WIN_Pos

#define IWDG_WINR_WIN_Pos   (0U)

◆ LCD_CLR_SOFC

#define LCD_CLR_SOFC   LCD_CLR_SOFC_Msk

Start Of Frame Flag Clear Bit

◆ LCD_CLR_SOFC_Msk

#define LCD_CLR_SOFC_Msk   (0x1UL << LCD_CLR_SOFC_Pos)

0x00000002

◆ LCD_CLR_SOFC_Pos

#define LCD_CLR_SOFC_Pos   (1U)

◆ LCD_CLR_UDDC

#define LCD_CLR_UDDC   LCD_CLR_UDDC_Msk

Update Display Done Flag Clear Bit

◆ LCD_CLR_UDDC_Msk

#define LCD_CLR_UDDC_Msk   (0x1UL << LCD_CLR_UDDC_Pos)

0x00000008

◆ LCD_CLR_UDDC_Pos

#define LCD_CLR_UDDC_Pos   (3U)

◆ LCD_CR_BIAS

#define LCD_CR_BIAS   LCD_CR_BIAS_Msk

BIAS[1:0] bits (Bias selector)

◆ LCD_CR_BIAS_0

#define LCD_CR_BIAS_0   (0x1UL << LCD_CR_BIAS_Pos)

0x00000020

◆ LCD_CR_BIAS_1

#define LCD_CR_BIAS_1   (0x2UL << LCD_CR_BIAS_Pos)

0x00000040

◆ LCD_CR_BIAS_Msk

#define LCD_CR_BIAS_Msk   (0x3UL << LCD_CR_BIAS_Pos)

0x00000060

◆ LCD_CR_BIAS_Pos

#define LCD_CR_BIAS_Pos   (5U)

◆ LCD_CR_BUFEN

#define LCD_CR_BUFEN   LCD_CR_BUFEN_Msk

Voltage output buffer enable Bit

◆ LCD_CR_BUFEN_Msk

#define LCD_CR_BUFEN_Msk   (0x1UL << LCD_CR_BUFEN_Pos)

0x00000100

◆ LCD_CR_BUFEN_Pos

#define LCD_CR_BUFEN_Pos   (8U)

◆ LCD_CR_DUTY

#define LCD_CR_DUTY   LCD_CR_DUTY_Msk

DUTY[2:0] bits (Duty selector)

◆ LCD_CR_DUTY_0

#define LCD_CR_DUTY_0   (0x1UL << LCD_CR_DUTY_Pos)

0x00000004

◆ LCD_CR_DUTY_1

#define LCD_CR_DUTY_1   (0x2UL << LCD_CR_DUTY_Pos)

0x00000008

◆ LCD_CR_DUTY_2

#define LCD_CR_DUTY_2   (0x4UL << LCD_CR_DUTY_Pos)

0x00000010

◆ LCD_CR_DUTY_Msk

#define LCD_CR_DUTY_Msk   (0x7UL << LCD_CR_DUTY_Pos)

0x0000001C

◆ LCD_CR_DUTY_Pos

#define LCD_CR_DUTY_Pos   (2U)

◆ LCD_CR_LCDEN

#define LCD_CR_LCDEN   LCD_CR_LCDEN_Msk

LCD Enable Bit

◆ LCD_CR_LCDEN_Msk

#define LCD_CR_LCDEN_Msk   (0x1UL << LCD_CR_LCDEN_Pos)

0x00000001

◆ LCD_CR_LCDEN_Pos

#define LCD_CR_LCDEN_Pos   (0U)

◆ LCD_CR_MUX_SEG

#define LCD_CR_MUX_SEG   LCD_CR_MUX_SEG_Msk

Mux Segment Enable Bit

◆ LCD_CR_MUX_SEG_Msk

#define LCD_CR_MUX_SEG_Msk   (0x1UL << LCD_CR_MUX_SEG_Pos)

0x00000080

◆ LCD_CR_MUX_SEG_Pos

#define LCD_CR_MUX_SEG_Pos   (7U)

◆ LCD_CR_VSEL

#define LCD_CR_VSEL   LCD_CR_VSEL_Msk

Voltage source selector Bit

◆ LCD_CR_VSEL_Msk

#define LCD_CR_VSEL_Msk   (0x1UL << LCD_CR_VSEL_Pos)

0x00000002

◆ LCD_CR_VSEL_Pos

#define LCD_CR_VSEL_Pos   (1U)

◆ LCD_FCR_BLINK

#define LCD_FCR_BLINK   LCD_FCR_BLINK_Msk

BLINK[1:0] bits (Blink Enable)

◆ LCD_FCR_BLINK_0

#define LCD_FCR_BLINK_0   (0x1UL << LCD_FCR_BLINK_Pos)

0x00010000

◆ LCD_FCR_BLINK_1

#define LCD_FCR_BLINK_1   (0x2UL << LCD_FCR_BLINK_Pos)

0x00020000

◆ LCD_FCR_BLINK_Msk

#define LCD_FCR_BLINK_Msk   (0x3UL << LCD_FCR_BLINK_Pos)

0x00030000

◆ LCD_FCR_BLINK_Pos

#define LCD_FCR_BLINK_Pos   (16U)

◆ LCD_FCR_BLINKF

#define LCD_FCR_BLINKF   LCD_FCR_BLINKF_Msk

BLINKF[2:0] bits (Blink Frequency)

◆ LCD_FCR_BLINKF_0

#define LCD_FCR_BLINKF_0   (0x1UL << LCD_FCR_BLINKF_Pos)

0x00002000

◆ LCD_FCR_BLINKF_1

#define LCD_FCR_BLINKF_1   (0x2UL << LCD_FCR_BLINKF_Pos)

0x00004000

◆ LCD_FCR_BLINKF_2

#define LCD_FCR_BLINKF_2   (0x4UL << LCD_FCR_BLINKF_Pos)

0x00008000

◆ LCD_FCR_BLINKF_Msk

#define LCD_FCR_BLINKF_Msk   (0x7UL << LCD_FCR_BLINKF_Pos)

0x0000E000

◆ LCD_FCR_BLINKF_Pos

#define LCD_FCR_BLINKF_Pos   (13U)

◆ LCD_FCR_CC

#define LCD_FCR_CC   LCD_FCR_CC_Msk

CC[2:0] bits (Contrast Control)

◆ LCD_FCR_CC_0

#define LCD_FCR_CC_0   (0x1UL << LCD_FCR_CC_Pos)

0x00000400

◆ LCD_FCR_CC_1

#define LCD_FCR_CC_1   (0x2UL << LCD_FCR_CC_Pos)

0x00000800

◆ LCD_FCR_CC_2

#define LCD_FCR_CC_2   (0x4UL << LCD_FCR_CC_Pos)

0x00001000

◆ LCD_FCR_CC_Msk

#define LCD_FCR_CC_Msk   (0x7UL << LCD_FCR_CC_Pos)

0x00001C00

◆ LCD_FCR_CC_Pos

#define LCD_FCR_CC_Pos   (10U)

◆ LCD_FCR_DEAD

#define LCD_FCR_DEAD   LCD_FCR_DEAD_Msk

DEAD[2:0] bits (DEAD Time)

◆ LCD_FCR_DEAD_0

#define LCD_FCR_DEAD_0   (0x1UL << LCD_FCR_DEAD_Pos)

0x00000080

◆ LCD_FCR_DEAD_1

#define LCD_FCR_DEAD_1   (0x2UL << LCD_FCR_DEAD_Pos)

0x00000100

◆ LCD_FCR_DEAD_2

#define LCD_FCR_DEAD_2   (0x4UL << LCD_FCR_DEAD_Pos)

0x00000200

◆ LCD_FCR_DEAD_Msk

#define LCD_FCR_DEAD_Msk   (0x7UL << LCD_FCR_DEAD_Pos)

0x00000380

◆ LCD_FCR_DEAD_Pos

#define LCD_FCR_DEAD_Pos   (7U)

◆ LCD_FCR_DIV

#define LCD_FCR_DIV   LCD_FCR_DIV_Msk

DIV[3:0] bits (Divider)

◆ LCD_FCR_DIV_Msk

#define LCD_FCR_DIV_Msk   (0xFUL << LCD_FCR_DIV_Pos)

0x003C0000

◆ LCD_FCR_DIV_Pos

#define LCD_FCR_DIV_Pos   (18U)

◆ LCD_FCR_HD

#define LCD_FCR_HD   LCD_FCR_HD_Msk

High Drive Enable Bit

◆ LCD_FCR_HD_Msk

#define LCD_FCR_HD_Msk   (0x1UL << LCD_FCR_HD_Pos)

0x00000001

◆ LCD_FCR_HD_Pos

#define LCD_FCR_HD_Pos   (0U)

◆ LCD_FCR_PON

#define LCD_FCR_PON   LCD_FCR_PON_Msk

PON[2:0] bits (Puls ON Duration)

◆ LCD_FCR_PON_0

#define LCD_FCR_PON_0   (0x1UL << LCD_FCR_PON_Pos)

0x00000010

◆ LCD_FCR_PON_1

#define LCD_FCR_PON_1   (0x2UL << LCD_FCR_PON_Pos)

0x00000020

◆ LCD_FCR_PON_2

#define LCD_FCR_PON_2   (0x4UL << LCD_FCR_PON_Pos)

0x00000040

◆ LCD_FCR_PON_Msk

#define LCD_FCR_PON_Msk   (0x7UL << LCD_FCR_PON_Pos)

0x00000070

◆ LCD_FCR_PON_Pos

#define LCD_FCR_PON_Pos   (4U)

◆ LCD_FCR_PS

#define LCD_FCR_PS   LCD_FCR_PS_Msk

PS[3:0] bits (Prescaler)

◆ LCD_FCR_PS_Msk

#define LCD_FCR_PS_Msk   (0xFUL << LCD_FCR_PS_Pos)

0x03C00000

◆ LCD_FCR_PS_Pos

#define LCD_FCR_PS_Pos   (22U)

◆ LCD_FCR_SOFIE

#define LCD_FCR_SOFIE   LCD_FCR_SOFIE_Msk

Start of Frame Interrupt Enable Bit

◆ LCD_FCR_SOFIE_Msk

#define LCD_FCR_SOFIE_Msk   (0x1UL << LCD_FCR_SOFIE_Pos)

0x00000002

◆ LCD_FCR_SOFIE_Pos

#define LCD_FCR_SOFIE_Pos   (1U)

◆ LCD_FCR_UDDIE

#define LCD_FCR_UDDIE   LCD_FCR_UDDIE_Msk

Update Display Done Interrupt Enable Bit

◆ LCD_FCR_UDDIE_Msk

#define LCD_FCR_UDDIE_Msk   (0x1UL << LCD_FCR_UDDIE_Pos)

0x00000008

◆ LCD_FCR_UDDIE_Pos

#define LCD_FCR_UDDIE_Pos   (3U)

◆ LCD_RAM_SEGMENT_DATA

#define LCD_RAM_SEGMENT_DATA   LCD_RAM_SEGMENT_DATA_Msk

Segment Data Bits

◆ LCD_RAM_SEGMENT_DATA_Msk

#define LCD_RAM_SEGMENT_DATA_Msk   (0xFFFFFFFFUL << LCD_RAM_SEGMENT_DATA_Pos)

0xFFFFFFFF

◆ LCD_RAM_SEGMENT_DATA_Pos

#define LCD_RAM_SEGMENT_DATA_Pos   (0U)

◆ LCD_SR_ENS

#define LCD_SR_ENS   LCD_SR_ENS_Msk

LCD Enabled Bit

◆ LCD_SR_ENS_Msk

#define LCD_SR_ENS_Msk   (0x1UL << LCD_SR_ENS_Pos)

0x00000001

◆ LCD_SR_ENS_Pos

#define LCD_SR_ENS_Pos   (0U)

◆ LCD_SR_FCRSR

#define LCD_SR_FCRSR   LCD_SR_FCRSR_Msk

LCD FCR Register Synchronization Flag Bit

◆ LCD_SR_FCRSR_Msk

#define LCD_SR_FCRSR_Msk   (0x1UL << LCD_SR_FCRSR_Pos)

0x00000020

◆ LCD_SR_FCRSR_Pos

#define LCD_SR_FCRSR_Pos   (5U)

◆ LCD_SR_RDY

#define LCD_SR_RDY   LCD_SR_RDY_Msk

Ready Flag Bit

◆ LCD_SR_RDY_Msk

#define LCD_SR_RDY_Msk   (0x1UL << LCD_SR_RDY_Pos)

0x00000010

◆ LCD_SR_RDY_Pos

#define LCD_SR_RDY_Pos   (4U)

◆ LCD_SR_SOF

#define LCD_SR_SOF   LCD_SR_SOF_Msk

Start Of Frame Flag Bit

◆ LCD_SR_SOF_Msk

#define LCD_SR_SOF_Msk   (0x1UL << LCD_SR_SOF_Pos)

0x00000002

◆ LCD_SR_SOF_Pos

#define LCD_SR_SOF_Pos   (1U)

◆ LCD_SR_UDD

#define LCD_SR_UDD   LCD_SR_UDD_Msk

Update Display Done Flag Bit

◆ LCD_SR_UDD_Msk

#define LCD_SR_UDD_Msk   (0x1UL << LCD_SR_UDD_Pos)

0x00000008

◆ LCD_SR_UDD_Pos

#define LCD_SR_UDD_Pos   (3U)

◆ LCD_SR_UDR

#define LCD_SR_UDR   LCD_SR_UDR_Msk

Update Display Request Bit

◆ LCD_SR_UDR_Msk

#define LCD_SR_UDR_Msk   (0x1UL << LCD_SR_UDR_Pos)

0x00000004

◆ LCD_SR_UDR_Pos

#define LCD_SR_UDR_Pos   (2U)

◆ LPTIM_ARR_ARR

#define LPTIM_ARR_ARR   LPTIM_ARR_ARR_Msk

Auto reload register

◆ LPTIM_ARR_ARR_Msk

#define LPTIM_ARR_ARR_Msk   (0xFFFFUL << LPTIM_ARR_ARR_Pos)

0x0000FFFF

◆ LPTIM_ARR_ARR_Pos

#define LPTIM_ARR_ARR_Pos   (0U)

◆ LPTIM_CFGR_CKFLT

#define LPTIM_CFGR_CKFLT   LPTIM_CFGR_CKFLT_Msk

CKFLT[1:0] bits (Configurable digital filter for external clock)

◆ LPTIM_CFGR_CKFLT_0

#define LPTIM_CFGR_CKFLT_0   (0x1UL << LPTIM_CFGR_CKFLT_Pos)

0x00000008

◆ LPTIM_CFGR_CKFLT_1

#define LPTIM_CFGR_CKFLT_1   (0x2UL << LPTIM_CFGR_CKFLT_Pos)

0x00000010

◆ LPTIM_CFGR_CKFLT_Msk

#define LPTIM_CFGR_CKFLT_Msk   (0x3UL << LPTIM_CFGR_CKFLT_Pos)

0x00000018

◆ LPTIM_CFGR_CKFLT_Pos

#define LPTIM_CFGR_CKFLT_Pos   (3U)

◆ LPTIM_CFGR_CKPOL

#define LPTIM_CFGR_CKPOL   LPTIM_CFGR_CKPOL_Msk

CKPOL[1:0] bits (Clock polarity)

◆ LPTIM_CFGR_CKPOL_0

#define LPTIM_CFGR_CKPOL_0   (0x1UL << LPTIM_CFGR_CKPOL_Pos)

0x00000002

◆ LPTIM_CFGR_CKPOL_1

#define LPTIM_CFGR_CKPOL_1   (0x2UL << LPTIM_CFGR_CKPOL_Pos)

0x00000004

◆ LPTIM_CFGR_CKPOL_Msk

#define LPTIM_CFGR_CKPOL_Msk   (0x3UL << LPTIM_CFGR_CKPOL_Pos)

0x00000006

◆ LPTIM_CFGR_CKPOL_Pos

#define LPTIM_CFGR_CKPOL_Pos   (1U)

◆ LPTIM_CFGR_CKSEL

#define LPTIM_CFGR_CKSEL   LPTIM_CFGR_CKSEL_Msk

Clock selector

◆ LPTIM_CFGR_CKSEL_Msk

#define LPTIM_CFGR_CKSEL_Msk   (0x1UL << LPTIM_CFGR_CKSEL_Pos)

0x00000001

◆ LPTIM_CFGR_CKSEL_Pos

#define LPTIM_CFGR_CKSEL_Pos   (0U)

◆ LPTIM_CFGR_COUNTMODE

#define LPTIM_CFGR_COUNTMODE   LPTIM_CFGR_COUNTMODE_Msk

Counter mode enable

◆ LPTIM_CFGR_COUNTMODE_Msk

#define LPTIM_CFGR_COUNTMODE_Msk   (0x1UL << LPTIM_CFGR_COUNTMODE_Pos)

0x00800000

◆ LPTIM_CFGR_COUNTMODE_Pos

#define LPTIM_CFGR_COUNTMODE_Pos   (23U)

◆ LPTIM_CFGR_ENC

#define LPTIM_CFGR_ENC   LPTIM_CFGR_ENC_Msk

Encoder mode enable

◆ LPTIM_CFGR_ENC_Msk

#define LPTIM_CFGR_ENC_Msk   (0x1UL << LPTIM_CFGR_ENC_Pos)

0x01000000

◆ LPTIM_CFGR_ENC_Pos

#define LPTIM_CFGR_ENC_Pos   (24U)

◆ LPTIM_CFGR_PRELOAD

#define LPTIM_CFGR_PRELOAD   LPTIM_CFGR_PRELOAD_Msk

Reg update mode

◆ LPTIM_CFGR_PRELOAD_Msk

#define LPTIM_CFGR_PRELOAD_Msk   (0x1UL << LPTIM_CFGR_PRELOAD_Pos)

0x00400000

◆ LPTIM_CFGR_PRELOAD_Pos

#define LPTIM_CFGR_PRELOAD_Pos   (22U)

◆ LPTIM_CFGR_PRESC

#define LPTIM_CFGR_PRESC   LPTIM_CFGR_PRESC_Msk

PRESC[2:0] bits (Clock prescaler)

◆ LPTIM_CFGR_PRESC_0

#define LPTIM_CFGR_PRESC_0   (0x1UL << LPTIM_CFGR_PRESC_Pos)

0x00000200

◆ LPTIM_CFGR_PRESC_1

#define LPTIM_CFGR_PRESC_1   (0x2UL << LPTIM_CFGR_PRESC_Pos)

0x00000400

◆ LPTIM_CFGR_PRESC_2

#define LPTIM_CFGR_PRESC_2   (0x4UL << LPTIM_CFGR_PRESC_Pos)

0x00000800

◆ LPTIM_CFGR_PRESC_Msk

#define LPTIM_CFGR_PRESC_Msk   (0x7UL << LPTIM_CFGR_PRESC_Pos)

0x00000E00

◆ LPTIM_CFGR_PRESC_Pos

#define LPTIM_CFGR_PRESC_Pos   (9U)

◆ LPTIM_CFGR_TIMOUT

#define LPTIM_CFGR_TIMOUT   LPTIM_CFGR_TIMOUT_Msk

Timout enable

◆ LPTIM_CFGR_TIMOUT_Msk

#define LPTIM_CFGR_TIMOUT_Msk   (0x1UL << LPTIM_CFGR_TIMOUT_Pos)

0x00080000

◆ LPTIM_CFGR_TIMOUT_Pos

#define LPTIM_CFGR_TIMOUT_Pos   (19U)

◆ LPTIM_CFGR_TRGFLT

#define LPTIM_CFGR_TRGFLT   LPTIM_CFGR_TRGFLT_Msk

TRGFLT[1:0] bits (Configurable digital filter for trigger)

◆ LPTIM_CFGR_TRGFLT_0

#define LPTIM_CFGR_TRGFLT_0   (0x1UL << LPTIM_CFGR_TRGFLT_Pos)

0x00000040

◆ LPTIM_CFGR_TRGFLT_1

#define LPTIM_CFGR_TRGFLT_1   (0x2UL << LPTIM_CFGR_TRGFLT_Pos)

0x00000080

◆ LPTIM_CFGR_TRGFLT_Msk

#define LPTIM_CFGR_TRGFLT_Msk   (0x3UL << LPTIM_CFGR_TRGFLT_Pos)

0x000000C0

◆ LPTIM_CFGR_TRGFLT_Pos

#define LPTIM_CFGR_TRGFLT_Pos   (6U)

◆ LPTIM_CFGR_TRIGEN

#define LPTIM_CFGR_TRIGEN   LPTIM_CFGR_TRIGEN_Msk

TRIGEN[1:0] bits (Trigger enable and polarity)

◆ LPTIM_CFGR_TRIGEN_0

#define LPTIM_CFGR_TRIGEN_0   (0x1UL << LPTIM_CFGR_TRIGEN_Pos)

0x00020000

◆ LPTIM_CFGR_TRIGEN_1

#define LPTIM_CFGR_TRIGEN_1   (0x2UL << LPTIM_CFGR_TRIGEN_Pos)

0x00040000

◆ LPTIM_CFGR_TRIGEN_Msk

#define LPTIM_CFGR_TRIGEN_Msk   (0x3UL << LPTIM_CFGR_TRIGEN_Pos)

0x00060000

◆ LPTIM_CFGR_TRIGEN_Pos

#define LPTIM_CFGR_TRIGEN_Pos   (17U)

◆ LPTIM_CFGR_TRIGSEL

#define LPTIM_CFGR_TRIGSEL   LPTIM_CFGR_TRIGSEL_Msk

TRIGSEL[2:0]] bits (Trigger selector)

◆ LPTIM_CFGR_TRIGSEL_0

#define LPTIM_CFGR_TRIGSEL_0   (0x1UL << LPTIM_CFGR_TRIGSEL_Pos)

0x00002000

◆ LPTIM_CFGR_TRIGSEL_1

#define LPTIM_CFGR_TRIGSEL_1   (0x2UL << LPTIM_CFGR_TRIGSEL_Pos)

0x00004000

◆ LPTIM_CFGR_TRIGSEL_2

#define LPTIM_CFGR_TRIGSEL_2   (0x4UL << LPTIM_CFGR_TRIGSEL_Pos)

0x00008000

◆ LPTIM_CFGR_TRIGSEL_Msk

#define LPTIM_CFGR_TRIGSEL_Msk   (0x7UL << LPTIM_CFGR_TRIGSEL_Pos)

0x0000E000

◆ LPTIM_CFGR_TRIGSEL_Pos

#define LPTIM_CFGR_TRIGSEL_Pos   (13U)

◆ LPTIM_CFGR_WAVE

#define LPTIM_CFGR_WAVE   LPTIM_CFGR_WAVE_Msk

Waveform shape

◆ LPTIM_CFGR_WAVE_Msk

#define LPTIM_CFGR_WAVE_Msk   (0x1UL << LPTIM_CFGR_WAVE_Pos)

0x00100000

◆ LPTIM_CFGR_WAVE_Pos

#define LPTIM_CFGR_WAVE_Pos   (20U)

◆ LPTIM_CFGR_WAVPOL

#define LPTIM_CFGR_WAVPOL   LPTIM_CFGR_WAVPOL_Msk

Waveform shape polarity

◆ LPTIM_CFGR_WAVPOL_Msk

#define LPTIM_CFGR_WAVPOL_Msk   (0x1UL << LPTIM_CFGR_WAVPOL_Pos)

0x00200000

◆ LPTIM_CFGR_WAVPOL_Pos

#define LPTIM_CFGR_WAVPOL_Pos   (21U)

◆ LPTIM_CMP_CMP

#define LPTIM_CMP_CMP   LPTIM_CMP_CMP_Msk

Compare register

◆ LPTIM_CMP_CMP_Msk

#define LPTIM_CMP_CMP_Msk   (0xFFFFUL << LPTIM_CMP_CMP_Pos)

0x0000FFFF

◆ LPTIM_CMP_CMP_Pos

#define LPTIM_CMP_CMP_Pos   (0U)

◆ LPTIM_CNT_CNT

#define LPTIM_CNT_CNT   LPTIM_CNT_CNT_Msk

Counter register

◆ LPTIM_CNT_CNT_Msk

#define LPTIM_CNT_CNT_Msk   (0xFFFFUL << LPTIM_CNT_CNT_Pos)

0x0000FFFF

◆ LPTIM_CNT_CNT_Pos

#define LPTIM_CNT_CNT_Pos   (0U)

◆ LPTIM_CR_CNTSTRT

#define LPTIM_CR_CNTSTRT   LPTIM_CR_CNTSTRT_Msk

Timer start in continuous mode

◆ LPTIM_CR_CNTSTRT_Msk

#define LPTIM_CR_CNTSTRT_Msk   (0x1UL << LPTIM_CR_CNTSTRT_Pos)

0x00000004

◆ LPTIM_CR_CNTSTRT_Pos

#define LPTIM_CR_CNTSTRT_Pos   (2U)

◆ LPTIM_CR_ENABLE

#define LPTIM_CR_ENABLE   LPTIM_CR_ENABLE_Msk

LPTIMer enable

◆ LPTIM_CR_ENABLE_Msk

#define LPTIM_CR_ENABLE_Msk   (0x1UL << LPTIM_CR_ENABLE_Pos)

0x00000001

◆ LPTIM_CR_ENABLE_Pos

#define LPTIM_CR_ENABLE_Pos   (0U)

◆ LPTIM_CR_SNGSTRT

#define LPTIM_CR_SNGSTRT   LPTIM_CR_SNGSTRT_Msk

Timer start in single mode

◆ LPTIM_CR_SNGSTRT_Msk

#define LPTIM_CR_SNGSTRT_Msk   (0x1UL << LPTIM_CR_SNGSTRT_Pos)

0x00000002

◆ LPTIM_CR_SNGSTRT_Pos

#define LPTIM_CR_SNGSTRT_Pos   (1U)

◆ LPTIM_ICR_ARRMCF

#define LPTIM_ICR_ARRMCF   LPTIM_ICR_ARRMCF_Msk

Autoreload match Clear Flag

◆ LPTIM_ICR_ARRMCF_Msk

#define LPTIM_ICR_ARRMCF_Msk   (0x1UL << LPTIM_ICR_ARRMCF_Pos)

0x00000002

◆ LPTIM_ICR_ARRMCF_Pos

#define LPTIM_ICR_ARRMCF_Pos   (1U)

◆ LPTIM_ICR_ARROKCF

#define LPTIM_ICR_ARROKCF   LPTIM_ICR_ARROKCF_Msk

Autoreload register update OK Clear Flag

◆ LPTIM_ICR_ARROKCF_Msk

#define LPTIM_ICR_ARROKCF_Msk   (0x1UL << LPTIM_ICR_ARROKCF_Pos)

0x00000010

◆ LPTIM_ICR_ARROKCF_Pos

#define LPTIM_ICR_ARROKCF_Pos   (4U)

◆ LPTIM_ICR_CMPMCF

#define LPTIM_ICR_CMPMCF   LPTIM_ICR_CMPMCF_Msk

Compare match Clear Flag

◆ LPTIM_ICR_CMPMCF_Msk

#define LPTIM_ICR_CMPMCF_Msk   (0x1UL << LPTIM_ICR_CMPMCF_Pos)

0x00000001

◆ LPTIM_ICR_CMPMCF_Pos

#define LPTIM_ICR_CMPMCF_Pos   (0U)

◆ LPTIM_ICR_CMPOKCF

#define LPTIM_ICR_CMPOKCF   LPTIM_ICR_CMPOKCF_Msk

Compare register update OK Clear Flag

◆ LPTIM_ICR_CMPOKCF_Msk

#define LPTIM_ICR_CMPOKCF_Msk   (0x1UL << LPTIM_ICR_CMPOKCF_Pos)

0x00000008

◆ LPTIM_ICR_CMPOKCF_Pos

#define LPTIM_ICR_CMPOKCF_Pos   (3U)

◆ LPTIM_ICR_DOWNCF

#define LPTIM_ICR_DOWNCF   LPTIM_ICR_DOWNCF_Msk

Counter direction change up to down Clear Flag

◆ LPTIM_ICR_DOWNCF_Msk

#define LPTIM_ICR_DOWNCF_Msk   (0x1UL << LPTIM_ICR_DOWNCF_Pos)

0x00000040

◆ LPTIM_ICR_DOWNCF_Pos

#define LPTIM_ICR_DOWNCF_Pos   (6U)

◆ LPTIM_ICR_EXTTRIGCF

#define LPTIM_ICR_EXTTRIGCF   LPTIM_ICR_EXTTRIGCF_Msk

External trigger edge event Clear Flag

◆ LPTIM_ICR_EXTTRIGCF_Msk

#define LPTIM_ICR_EXTTRIGCF_Msk   (0x1UL << LPTIM_ICR_EXTTRIGCF_Pos)

0x00000004

◆ LPTIM_ICR_EXTTRIGCF_Pos

#define LPTIM_ICR_EXTTRIGCF_Pos   (2U)

◆ LPTIM_ICR_UPCF

#define LPTIM_ICR_UPCF   LPTIM_ICR_UPCF_Msk

Counter direction change down to up Clear Flag

◆ LPTIM_ICR_UPCF_Msk

#define LPTIM_ICR_UPCF_Msk   (0x1UL << LPTIM_ICR_UPCF_Pos)

0x00000020

◆ LPTIM_ICR_UPCF_Pos

#define LPTIM_ICR_UPCF_Pos   (5U)

◆ LPTIM_IER_ARRMIE

#define LPTIM_IER_ARRMIE   LPTIM_IER_ARRMIE_Msk

Autoreload match Interrupt Enable

◆ LPTIM_IER_ARRMIE_Msk

#define LPTIM_IER_ARRMIE_Msk   (0x1UL << LPTIM_IER_ARRMIE_Pos)

0x00000002

◆ LPTIM_IER_ARRMIE_Pos

#define LPTIM_IER_ARRMIE_Pos   (1U)

◆ LPTIM_IER_ARROKIE

#define LPTIM_IER_ARROKIE   LPTIM_IER_ARROKIE_Msk

Autoreload register update OK Interrupt Enable

◆ LPTIM_IER_ARROKIE_Msk

#define LPTIM_IER_ARROKIE_Msk   (0x1UL << LPTIM_IER_ARROKIE_Pos)

0x00000010

◆ LPTIM_IER_ARROKIE_Pos

#define LPTIM_IER_ARROKIE_Pos   (4U)

◆ LPTIM_IER_CMPMIE

#define LPTIM_IER_CMPMIE   LPTIM_IER_CMPMIE_Msk

Compare match Interrupt Enable

◆ LPTIM_IER_CMPMIE_Msk

#define LPTIM_IER_CMPMIE_Msk   (0x1UL << LPTIM_IER_CMPMIE_Pos)

0x00000001

◆ LPTIM_IER_CMPMIE_Pos

#define LPTIM_IER_CMPMIE_Pos   (0U)

◆ LPTIM_IER_CMPOKIE

#define LPTIM_IER_CMPOKIE   LPTIM_IER_CMPOKIE_Msk

Compare register update OK Interrupt Enable

◆ LPTIM_IER_CMPOKIE_Msk

#define LPTIM_IER_CMPOKIE_Msk   (0x1UL << LPTIM_IER_CMPOKIE_Pos)

0x00000008

◆ LPTIM_IER_CMPOKIE_Pos

#define LPTIM_IER_CMPOKIE_Pos   (3U)

◆ LPTIM_IER_DOWNIE

#define LPTIM_IER_DOWNIE   LPTIM_IER_DOWNIE_Msk

Counter direction change up to down Interrupt Enable

◆ LPTIM_IER_DOWNIE_Msk

#define LPTIM_IER_DOWNIE_Msk   (0x1UL << LPTIM_IER_DOWNIE_Pos)

0x00000040

◆ LPTIM_IER_DOWNIE_Pos

#define LPTIM_IER_DOWNIE_Pos   (6U)

◆ LPTIM_IER_EXTTRIGIE

#define LPTIM_IER_EXTTRIGIE   LPTIM_IER_EXTTRIGIE_Msk

External trigger edge event Interrupt Enable

◆ LPTIM_IER_EXTTRIGIE_Msk

#define LPTIM_IER_EXTTRIGIE_Msk   (0x1UL << LPTIM_IER_EXTTRIGIE_Pos)

0x00000004

◆ LPTIM_IER_EXTTRIGIE_Pos

#define LPTIM_IER_EXTTRIGIE_Pos   (2U)

◆ LPTIM_IER_UPIE

#define LPTIM_IER_UPIE   LPTIM_IER_UPIE_Msk

Counter direction change down to up Interrupt Enable

◆ LPTIM_IER_UPIE_Msk

#define LPTIM_IER_UPIE_Msk   (0x1UL << LPTIM_IER_UPIE_Pos)

0x00000020

◆ LPTIM_IER_UPIE_Pos

#define LPTIM_IER_UPIE_Pos   (5U)

◆ LPTIM_ISR_ARRM

#define LPTIM_ISR_ARRM   LPTIM_ISR_ARRM_Msk

Autoreload match

◆ LPTIM_ISR_ARRM_Msk

#define LPTIM_ISR_ARRM_Msk   (0x1UL << LPTIM_ISR_ARRM_Pos)

0x00000002

◆ LPTIM_ISR_ARRM_Pos

#define LPTIM_ISR_ARRM_Pos   (1U)

◆ LPTIM_ISR_ARROK

#define LPTIM_ISR_ARROK   LPTIM_ISR_ARROK_Msk

Autoreload register update OK

◆ LPTIM_ISR_ARROK_Msk

#define LPTIM_ISR_ARROK_Msk   (0x1UL << LPTIM_ISR_ARROK_Pos)

0x00000010

◆ LPTIM_ISR_ARROK_Pos

#define LPTIM_ISR_ARROK_Pos   (4U)

◆ LPTIM_ISR_CMPM

#define LPTIM_ISR_CMPM   LPTIM_ISR_CMPM_Msk

Compare match

◆ LPTIM_ISR_CMPM_Msk

#define LPTIM_ISR_CMPM_Msk   (0x1UL << LPTIM_ISR_CMPM_Pos)

0x00000001

◆ LPTIM_ISR_CMPM_Pos

#define LPTIM_ISR_CMPM_Pos   (0U)

◆ LPTIM_ISR_CMPOK

#define LPTIM_ISR_CMPOK   LPTIM_ISR_CMPOK_Msk

Compare register update OK

◆ LPTIM_ISR_CMPOK_Msk

#define LPTIM_ISR_CMPOK_Msk   (0x1UL << LPTIM_ISR_CMPOK_Pos)

0x00000008

◆ LPTIM_ISR_CMPOK_Pos

#define LPTIM_ISR_CMPOK_Pos   (3U)

◆ LPTIM_ISR_DOWN

#define LPTIM_ISR_DOWN   LPTIM_ISR_DOWN_Msk

Counter direction change up to down

◆ LPTIM_ISR_DOWN_Msk

#define LPTIM_ISR_DOWN_Msk   (0x1UL << LPTIM_ISR_DOWN_Pos)

0x00000040

◆ LPTIM_ISR_DOWN_Pos

#define LPTIM_ISR_DOWN_Pos   (6U)

◆ LPTIM_ISR_EXTTRIG

#define LPTIM_ISR_EXTTRIG   LPTIM_ISR_EXTTRIG_Msk

External trigger edge event

◆ LPTIM_ISR_EXTTRIG_Msk

#define LPTIM_ISR_EXTTRIG_Msk   (0x1UL << LPTIM_ISR_EXTTRIG_Pos)

0x00000004

◆ LPTIM_ISR_EXTTRIG_Pos

#define LPTIM_ISR_EXTTRIG_Pos   (2U)

◆ LPTIM_ISR_UP

#define LPTIM_ISR_UP   LPTIM_ISR_UP_Msk

Counter direction change down to up

◆ LPTIM_ISR_UP_Msk

#define LPTIM_ISR_UP_Msk   (0x1UL << LPTIM_ISR_UP_Pos)

0x00000020

◆ LPTIM_ISR_UP_Pos

#define LPTIM_ISR_UP_Pos   (5U)

◆ PWR_CR_CSBF

#define PWR_CR_CSBF   PWR_CR_CSBF_Msk

Clear Standby Flag

◆ PWR_CR_CSBF_Msk

#define PWR_CR_CSBF_Msk   (0x1UL << PWR_CR_CSBF_Pos)

0x00000008

◆ PWR_CR_CSBF_Pos

#define PWR_CR_CSBF_Pos   (3U)

◆ PWR_CR_CWUF

#define PWR_CR_CWUF   PWR_CR_CWUF_Msk

Clear Wakeup Flag

◆ PWR_CR_CWUF_Msk

#define PWR_CR_CWUF_Msk   (0x1UL << PWR_CR_CWUF_Pos)

0x00000004

◆ PWR_CR_CWUF_Pos

#define PWR_CR_CWUF_Pos   (2U)

◆ PWR_CR_DBP

#define PWR_CR_DBP   PWR_CR_DBP_Msk

Disable Backup Domain write protection

◆ PWR_CR_DBP_Msk

#define PWR_CR_DBP_Msk   (0x1UL << PWR_CR_DBP_Pos)

0x00000100

◆ PWR_CR_DBP_Pos

#define PWR_CR_DBP_Pos   (8U)

◆ PWR_CR_DSEEKOFF

#define PWR_CR_DSEEKOFF   PWR_CR_DSEEKOFF_Msk

Deep Sleep mode with EEPROM kept Off

◆ PWR_CR_DSEEKOFF_Msk

#define PWR_CR_DSEEKOFF_Msk   (0x1UL << PWR_CR_DSEEKOFF_Pos)

0x00002000

◆ PWR_CR_DSEEKOFF_Pos

#define PWR_CR_DSEEKOFF_Pos   (13U)

◆ PWR_CR_FWU

#define PWR_CR_FWU   PWR_CR_FWU_Msk

Fast wakeup

◆ PWR_CR_FWU_Msk

#define PWR_CR_FWU_Msk   (0x1UL << PWR_CR_FWU_Pos)

0x00000400

◆ PWR_CR_FWU_Pos

#define PWR_CR_FWU_Pos   (10U)

◆ PWR_CR_LPRUN

#define PWR_CR_LPRUN   PWR_CR_LPRUN_Msk

Low power run mode

◆ PWR_CR_LPRUN_Msk

#define PWR_CR_LPRUN_Msk   (0x1UL << PWR_CR_LPRUN_Pos)

0x00004000

◆ PWR_CR_LPRUN_Pos

#define PWR_CR_LPRUN_Pos   (14U)

◆ PWR_CR_LPSDSR

#define PWR_CR_LPSDSR   PWR_CR_LPSDSR_Msk

Low-power deepsleep/sleep/low power run

◆ PWR_CR_LPSDSR_Msk

#define PWR_CR_LPSDSR_Msk   (0x1UL << PWR_CR_LPSDSR_Pos)

0x00000001

◆ PWR_CR_LPSDSR_Pos

#define PWR_CR_LPSDSR_Pos   (0U)

◆ PWR_CR_PDDS

#define PWR_CR_PDDS   PWR_CR_PDDS_Msk

Power Down Deepsleep

◆ PWR_CR_PDDS_Msk

#define PWR_CR_PDDS_Msk   (0x1UL << PWR_CR_PDDS_Pos)

0x00000002

◆ PWR_CR_PDDS_Pos

#define PWR_CR_PDDS_Pos   (1U)

◆ PWR_CR_PLS

#define PWR_CR_PLS   PWR_CR_PLS_Msk

PLS[2:0] bits (PVD Level Selection)

◆ PWR_CR_PLS_0

#define PWR_CR_PLS_0   (0x1UL << PWR_CR_PLS_Pos)

0x00000020

◆ PWR_CR_PLS_1

#define PWR_CR_PLS_1   (0x2UL << PWR_CR_PLS_Pos)

0x00000040

◆ PWR_CR_PLS_2

#define PWR_CR_PLS_2   (0x4UL << PWR_CR_PLS_Pos)

0x00000080 PVD level configuration

◆ PWR_CR_PLS_LEV0

#define PWR_CR_PLS_LEV0   (0x00000000U)

PVD level 0

◆ PWR_CR_PLS_LEV1

#define PWR_CR_PLS_LEV1   (0x00000020U)

PVD level 1

◆ PWR_CR_PLS_LEV2

#define PWR_CR_PLS_LEV2   (0x00000040U)

PVD level 2

◆ PWR_CR_PLS_LEV3

#define PWR_CR_PLS_LEV3   (0x00000060U)

PVD level 3

◆ PWR_CR_PLS_LEV4

#define PWR_CR_PLS_LEV4   (0x00000080U)

PVD level 4

◆ PWR_CR_PLS_LEV5

#define PWR_CR_PLS_LEV5   (0x000000A0U)

PVD level 5

◆ PWR_CR_PLS_LEV6

#define PWR_CR_PLS_LEV6   (0x000000C0U)

PVD level 6

◆ PWR_CR_PLS_LEV7

#define PWR_CR_PLS_LEV7   (0x000000E0U)

PVD level 7

◆ PWR_CR_PLS_Msk

#define PWR_CR_PLS_Msk   (0x7UL << PWR_CR_PLS_Pos)

0x000000E0

◆ PWR_CR_PLS_Pos

#define PWR_CR_PLS_Pos   (5U)

◆ PWR_CR_PVDE

#define PWR_CR_PVDE   PWR_CR_PVDE_Msk

Power Voltage Detector Enable

◆ PWR_CR_PVDE_Msk

#define PWR_CR_PVDE_Msk   (0x1UL << PWR_CR_PVDE_Pos)

0x00000010

◆ PWR_CR_PVDE_Pos

#define PWR_CR_PVDE_Pos   (4U)

◆ PWR_CR_ULP

#define PWR_CR_ULP   PWR_CR_ULP_Msk

Ultra Low Power mode

◆ PWR_CR_ULP_Msk

#define PWR_CR_ULP_Msk   (0x1UL << PWR_CR_ULP_Pos)

0x00000200

◆ PWR_CR_ULP_Pos

#define PWR_CR_ULP_Pos   (9U)

◆ PWR_CR_VOS

#define PWR_CR_VOS   PWR_CR_VOS_Msk

VOS[1:0] bits (Voltage scaling range selection)

◆ PWR_CR_VOS_0

#define PWR_CR_VOS_0   (0x1UL << PWR_CR_VOS_Pos)

0x00000800

◆ PWR_CR_VOS_1

#define PWR_CR_VOS_1   (0x2UL << PWR_CR_VOS_Pos)

0x00001000

◆ PWR_CR_VOS_Msk

#define PWR_CR_VOS_Msk   (0x3UL << PWR_CR_VOS_Pos)

0x00001800

◆ PWR_CR_VOS_Pos

#define PWR_CR_VOS_Pos   (11U)

◆ PWR_CSR_EWUP1

#define PWR_CSR_EWUP1   PWR_CSR_EWUP1_Msk

Enable WKUP pin 1

◆ PWR_CSR_EWUP1_Msk

#define PWR_CSR_EWUP1_Msk   (0x1UL << PWR_CSR_EWUP1_Pos)

0x00000100

◆ PWR_CSR_EWUP1_Pos

#define PWR_CSR_EWUP1_Pos   (8U)

◆ PWR_CSR_EWUP2

#define PWR_CSR_EWUP2   PWR_CSR_EWUP2_Msk

Enable WKUP pin 2

◆ PWR_CSR_EWUP2_Msk

#define PWR_CSR_EWUP2_Msk   (0x1UL << PWR_CSR_EWUP2_Pos)

0x00000200

◆ PWR_CSR_EWUP2_Pos

#define PWR_CSR_EWUP2_Pos   (9U)

◆ PWR_CSR_PVDO

#define PWR_CSR_PVDO   PWR_CSR_PVDO_Msk

PVD Output

◆ PWR_CSR_PVDO_Msk

#define PWR_CSR_PVDO_Msk   (0x1UL << PWR_CSR_PVDO_Pos)

0x00000004

◆ PWR_CSR_PVDO_Pos

#define PWR_CSR_PVDO_Pos   (2U)

◆ PWR_CSR_REGLPF

#define PWR_CSR_REGLPF   PWR_CSR_REGLPF_Msk

Regulator LP flag

◆ PWR_CSR_REGLPF_Msk

#define PWR_CSR_REGLPF_Msk   (0x1UL << PWR_CSR_REGLPF_Pos)

0x00000020

◆ PWR_CSR_REGLPF_Pos

#define PWR_CSR_REGLPF_Pos   (5U)

◆ PWR_CSR_SBF

#define PWR_CSR_SBF   PWR_CSR_SBF_Msk

Standby Flag

◆ PWR_CSR_SBF_Msk

#define PWR_CSR_SBF_Msk   (0x1UL << PWR_CSR_SBF_Pos)

0x00000002

◆ PWR_CSR_SBF_Pos

#define PWR_CSR_SBF_Pos   (1U)

◆ PWR_CSR_VOSF

#define PWR_CSR_VOSF   PWR_CSR_VOSF_Msk

Voltage Scaling select flag

◆ PWR_CSR_VOSF_Msk

#define PWR_CSR_VOSF_Msk   (0x1UL << PWR_CSR_VOSF_Pos)

0x00000010

◆ PWR_CSR_VOSF_Pos

#define PWR_CSR_VOSF_Pos   (4U)

◆ PWR_CSR_VREFINTRDYF

#define PWR_CSR_VREFINTRDYF   PWR_CSR_VREFINTRDYF_Msk

Internal voltage reference (VREFINT) ready flag

◆ PWR_CSR_VREFINTRDYF_Msk

#define PWR_CSR_VREFINTRDYF_Msk   (0x1UL << PWR_CSR_VREFINTRDYF_Pos)

0x00000008

◆ PWR_CSR_VREFINTRDYF_Pos

#define PWR_CSR_VREFINTRDYF_Pos   (3U)

◆ PWR_CSR_WUF

#define PWR_CSR_WUF   PWR_CSR_WUF_Msk

Wakeup Flag

◆ PWR_CSR_WUF_Msk

#define PWR_CSR_WUF_Msk   (0x1UL << PWR_CSR_WUF_Pos)

0x00000001

◆ PWR_CSR_WUF_Pos

#define PWR_CSR_WUF_Pos   (0U)

◆ PWR_PVD_SUPPORT

#define PWR_PVD_SUPPORT

PVD feature available on all devices: Power Voltage Detection feature

◆ RCC_AHBENR_CRCEN

#define RCC_AHBENR_CRCEN   RCC_AHBENR_CRCEN_Msk

CRC clock enable

◆ RCC_AHBENR_CRCEN_Msk

#define RCC_AHBENR_CRCEN_Msk   (0x1UL << RCC_AHBENR_CRCEN_Pos)

0x00001000

◆ RCC_AHBENR_CRCEN_Pos

#define RCC_AHBENR_CRCEN_Pos   (12U)

◆ RCC_AHBENR_DMA1EN

#define RCC_AHBENR_DMA1EN   RCC_AHBENR_DMAEN

DMA1 clock enable

◆ RCC_AHBENR_DMAEN

#define RCC_AHBENR_DMAEN   RCC_AHBENR_DMAEN_Msk

DMA1 clock enable

◆ RCC_AHBENR_DMAEN_Msk

#define RCC_AHBENR_DMAEN_Msk   (0x1UL << RCC_AHBENR_DMAEN_Pos)

0x00000001

◆ RCC_AHBENR_DMAEN_Pos

#define RCC_AHBENR_DMAEN_Pos   (0U)

◆ RCC_AHBENR_MIFEN

#define RCC_AHBENR_MIFEN   RCC_AHBENR_MIFEN_Msk

NVM interface clock enable bit

◆ RCC_AHBENR_MIFEN_Msk

#define RCC_AHBENR_MIFEN_Msk   (0x1UL << RCC_AHBENR_MIFEN_Pos)

0x00000100

◆ RCC_AHBENR_MIFEN_Pos

#define RCC_AHBENR_MIFEN_Pos   (8U)

◆ RCC_AHBENR_RNGEN

#define RCC_AHBENR_RNGEN   RCC_AHBENR_RNGEN_Msk

RNG clock enable

◆ RCC_AHBENR_RNGEN_Msk

#define RCC_AHBENR_RNGEN_Msk   (0x1UL << RCC_AHBENR_RNGEN_Pos)

0x00100000

◆ RCC_AHBENR_RNGEN_Pos

#define RCC_AHBENR_RNGEN_Pos   (20U)

◆ RCC_AHBENR_TSCEN

#define RCC_AHBENR_TSCEN   RCC_AHBENR_TSCEN_Msk

TSC clock enable

◆ RCC_AHBENR_TSCEN_Msk

#define RCC_AHBENR_TSCEN_Msk   (0x1UL << RCC_AHBENR_TSCEN_Pos)

0x00010000

◆ RCC_AHBENR_TSCEN_Pos

#define RCC_AHBENR_TSCEN_Pos   (16U)

◆ RCC_AHBRSTR_CRCRST

#define RCC_AHBRSTR_CRCRST   RCC_AHBRSTR_CRCRST_Msk

CRC reset

◆ RCC_AHBRSTR_CRCRST_Msk

#define RCC_AHBRSTR_CRCRST_Msk   (0x1UL << RCC_AHBRSTR_CRCRST_Pos)

0x00001000

◆ RCC_AHBRSTR_CRCRST_Pos

#define RCC_AHBRSTR_CRCRST_Pos   (12U)

◆ RCC_AHBRSTR_DMA1RST

#define RCC_AHBRSTR_DMA1RST   RCC_AHBRSTR_DMARST

DMA1 reset

◆ RCC_AHBRSTR_DMARST

#define RCC_AHBRSTR_DMARST   RCC_AHBRSTR_DMARST_Msk

DMA1 reset

◆ RCC_AHBRSTR_DMARST_Msk

#define RCC_AHBRSTR_DMARST_Msk   (0x1UL << RCC_AHBRSTR_DMARST_Pos)

0x00000001

◆ RCC_AHBRSTR_DMARST_Pos

#define RCC_AHBRSTR_DMARST_Pos   (0U)

◆ RCC_AHBRSTR_MIFRST

#define RCC_AHBRSTR_MIFRST   RCC_AHBRSTR_MIFRST_Msk

Memory interface reset

◆ RCC_AHBRSTR_MIFRST_Msk

#define RCC_AHBRSTR_MIFRST_Msk   (0x1UL << RCC_AHBRSTR_MIFRST_Pos)

0x00000100

◆ RCC_AHBRSTR_MIFRST_Pos

#define RCC_AHBRSTR_MIFRST_Pos   (8U)

◆ RCC_AHBRSTR_RNGRST

#define RCC_AHBRSTR_RNGRST   RCC_AHBRSTR_RNGRST_Msk

RNG reset

◆ RCC_AHBRSTR_RNGRST_Msk

#define RCC_AHBRSTR_RNGRST_Msk   (0x1UL << RCC_AHBRSTR_RNGRST_Pos)

0x00100000

◆ RCC_AHBRSTR_RNGRST_Pos

#define RCC_AHBRSTR_RNGRST_Pos   (20U)

◆ RCC_AHBRSTR_TSCRST

#define RCC_AHBRSTR_TSCRST   RCC_AHBRSTR_TSCRST_Msk

TSC reset

◆ RCC_AHBRSTR_TSCRST_Msk

#define RCC_AHBRSTR_TSCRST_Msk   (0x1UL << RCC_AHBRSTR_TSCRST_Pos)

0x00010000

◆ RCC_AHBRSTR_TSCRST_Pos

#define RCC_AHBRSTR_TSCRST_Pos   (16U)

◆ RCC_AHBSMENR_CRCSMEN

#define RCC_AHBSMENR_CRCSMEN   RCC_AHBSMENR_CRCSMEN_Msk

CRC clock enabled in sleep mode

◆ RCC_AHBSMENR_CRCSMEN_Msk

#define RCC_AHBSMENR_CRCSMEN_Msk   (0x1UL << RCC_AHBSMENR_CRCSMEN_Pos)

0x00001000

◆ RCC_AHBSMENR_CRCSMEN_Pos

#define RCC_AHBSMENR_CRCSMEN_Pos   (12U)

◆ RCC_AHBSMENR_DMA1SMEN

#define RCC_AHBSMENR_DMA1SMEN   RCC_AHBSMENR_DMASMEN

DMA1 clock enabled in sleep mode

◆ RCC_AHBSMENR_DMASMEN

#define RCC_AHBSMENR_DMASMEN   RCC_AHBSMENR_DMASMEN_Msk

DMA1 clock enabled in sleep mode

◆ RCC_AHBSMENR_DMASMEN_Msk

#define RCC_AHBSMENR_DMASMEN_Msk   (0x1UL << RCC_AHBSMENR_DMASMEN_Pos)

0x00000001

◆ RCC_AHBSMENR_DMASMEN_Pos

#define RCC_AHBSMENR_DMASMEN_Pos   (0U)

◆ RCC_AHBSMENR_MIFSMEN

#define RCC_AHBSMENR_MIFSMEN   RCC_AHBSMENR_MIFSMEN_Msk

NVM interface clock enable during sleep mode

◆ RCC_AHBSMENR_MIFSMEN_Msk

#define RCC_AHBSMENR_MIFSMEN_Msk   (0x1UL << RCC_AHBSMENR_MIFSMEN_Pos)

0x00000100

◆ RCC_AHBSMENR_MIFSMEN_Pos

#define RCC_AHBSMENR_MIFSMEN_Pos   (8U)

◆ RCC_AHBSMENR_RNGSMEN

#define RCC_AHBSMENR_RNGSMEN   RCC_AHBSMENR_RNGSMEN_Msk

RNG clock enabled in sleep mode

◆ RCC_AHBSMENR_RNGSMEN_Msk

#define RCC_AHBSMENR_RNGSMEN_Msk   (0x1UL << RCC_AHBSMENR_RNGSMEN_Pos)

0x00100000

◆ RCC_AHBSMENR_RNGSMEN_Pos

#define RCC_AHBSMENR_RNGSMEN_Pos   (20U)

◆ RCC_AHBSMENR_SRAMSMEN

#define RCC_AHBSMENR_SRAMSMEN   RCC_AHBSMENR_SRAMSMEN_Msk

SRAM clock enabled in sleep mode

◆ RCC_AHBSMENR_SRAMSMEN_Msk

#define RCC_AHBSMENR_SRAMSMEN_Msk   (0x1UL << RCC_AHBSMENR_SRAMSMEN_Pos)

0x00000200

◆ RCC_AHBSMENR_SRAMSMEN_Pos

#define RCC_AHBSMENR_SRAMSMEN_Pos   (9U)

◆ RCC_AHBSMENR_TSCSMEN

#define RCC_AHBSMENR_TSCSMEN   RCC_AHBSMENR_TSCSMEN_Msk

TSC clock enabled in sleep mode

◆ RCC_AHBSMENR_TSCSMEN_Msk

#define RCC_AHBSMENR_TSCSMEN_Msk   (0x1UL << RCC_AHBSMENR_TSCSMEN_Pos)

0x00010000

◆ RCC_AHBSMENR_TSCSMEN_Pos

#define RCC_AHBSMENR_TSCSMEN_Pos   (16U)

◆ RCC_APB1ENR_CRSEN

#define RCC_APB1ENR_CRSEN   RCC_APB1ENR_CRSEN_Msk

CRS clock enable

◆ RCC_APB1ENR_CRSEN_Msk

#define RCC_APB1ENR_CRSEN_Msk   (0x1UL << RCC_APB1ENR_CRSEN_Pos)

0x08000000

◆ RCC_APB1ENR_CRSEN_Pos

#define RCC_APB1ENR_CRSEN_Pos   (27U)

◆ RCC_APB1ENR_DACEN

#define RCC_APB1ENR_DACEN   RCC_APB1ENR_DACEN_Msk

DAC clock enable

◆ RCC_APB1ENR_DACEN_Msk

#define RCC_APB1ENR_DACEN_Msk   (0x1UL << RCC_APB1ENR_DACEN_Pos)

0x20000000

◆ RCC_APB1ENR_DACEN_Pos

#define RCC_APB1ENR_DACEN_Pos   (29U)

◆ RCC_APB1ENR_I2C1EN

#define RCC_APB1ENR_I2C1EN   RCC_APB1ENR_I2C1EN_Msk

I2C1 clock enable

◆ RCC_APB1ENR_I2C1EN_Msk

#define RCC_APB1ENR_I2C1EN_Msk   (0x1UL << RCC_APB1ENR_I2C1EN_Pos)

0x00200000

◆ RCC_APB1ENR_I2C1EN_Pos

#define RCC_APB1ENR_I2C1EN_Pos   (21U)

◆ RCC_APB1ENR_I2C2EN

#define RCC_APB1ENR_I2C2EN   RCC_APB1ENR_I2C2EN_Msk

I2C2 clock enable

◆ RCC_APB1ENR_I2C2EN_Msk

#define RCC_APB1ENR_I2C2EN_Msk   (0x1UL << RCC_APB1ENR_I2C2EN_Pos)

0x00400000

◆ RCC_APB1ENR_I2C2EN_Pos

#define RCC_APB1ENR_I2C2EN_Pos   (22U)

◆ RCC_APB1ENR_LCDEN

#define RCC_APB1ENR_LCDEN   RCC_APB1ENR_LCDEN_Msk

LCD clock enable

◆ RCC_APB1ENR_LCDEN_Msk

#define RCC_APB1ENR_LCDEN_Msk   (0x1UL << RCC_APB1ENR_LCDEN_Pos)

0x00000200

◆ RCC_APB1ENR_LCDEN_Pos

#define RCC_APB1ENR_LCDEN_Pos   (9U)

◆ RCC_APB1ENR_LPTIM1EN

#define RCC_APB1ENR_LPTIM1EN   RCC_APB1ENR_LPTIM1EN_Msk

LPTIM1 clock enable

◆ RCC_APB1ENR_LPTIM1EN_Msk

#define RCC_APB1ENR_LPTIM1EN_Msk   (0x1UL << RCC_APB1ENR_LPTIM1EN_Pos)

0x80000000

◆ RCC_APB1ENR_LPTIM1EN_Pos

#define RCC_APB1ENR_LPTIM1EN_Pos   (31U)

◆ RCC_APB1ENR_LPUART1EN

#define RCC_APB1ENR_LPUART1EN   RCC_APB1ENR_LPUART1EN_Msk

LPUART1 clock enable

◆ RCC_APB1ENR_LPUART1EN_Msk

#define RCC_APB1ENR_LPUART1EN_Msk   (0x1UL << RCC_APB1ENR_LPUART1EN_Pos)

0x00040000

◆ RCC_APB1ENR_LPUART1EN_Pos

#define RCC_APB1ENR_LPUART1EN_Pos   (18U)

◆ RCC_APB1ENR_PWREN

#define RCC_APB1ENR_PWREN   RCC_APB1ENR_PWREN_Msk

PWR clock enable

◆ RCC_APB1ENR_PWREN_Msk

#define RCC_APB1ENR_PWREN_Msk   (0x1UL << RCC_APB1ENR_PWREN_Pos)

0x10000000

◆ RCC_APB1ENR_PWREN_Pos

#define RCC_APB1ENR_PWREN_Pos   (28U)

◆ RCC_APB1ENR_SPI2EN

#define RCC_APB1ENR_SPI2EN   RCC_APB1ENR_SPI2EN_Msk

SPI2 clock enable

◆ RCC_APB1ENR_SPI2EN_Msk

#define RCC_APB1ENR_SPI2EN_Msk   (0x1UL << RCC_APB1ENR_SPI2EN_Pos)

0x00004000

◆ RCC_APB1ENR_SPI2EN_Pos

#define RCC_APB1ENR_SPI2EN_Pos   (14U)

◆ RCC_APB1ENR_TIM2EN

#define RCC_APB1ENR_TIM2EN   RCC_APB1ENR_TIM2EN_Msk

Timer 2 clock enable

◆ RCC_APB1ENR_TIM2EN_Msk

#define RCC_APB1ENR_TIM2EN_Msk   (0x1UL << RCC_APB1ENR_TIM2EN_Pos)

0x00000001

◆ RCC_APB1ENR_TIM2EN_Pos

#define RCC_APB1ENR_TIM2EN_Pos   (0U)

◆ RCC_APB1ENR_TIM6EN

#define RCC_APB1ENR_TIM6EN   RCC_APB1ENR_TIM6EN_Msk

Timer 6 clock enable

◆ RCC_APB1ENR_TIM6EN_Msk

#define RCC_APB1ENR_TIM6EN_Msk   (0x1UL << RCC_APB1ENR_TIM6EN_Pos)

0x00000010

◆ RCC_APB1ENR_TIM6EN_Pos

#define RCC_APB1ENR_TIM6EN_Pos   (4U)

◆ RCC_APB1ENR_USART2EN

#define RCC_APB1ENR_USART2EN   RCC_APB1ENR_USART2EN_Msk

USART2 clock enable

◆ RCC_APB1ENR_USART2EN_Msk

#define RCC_APB1ENR_USART2EN_Msk   (0x1UL << RCC_APB1ENR_USART2EN_Pos)

0x00020000

◆ RCC_APB1ENR_USART2EN_Pos

#define RCC_APB1ENR_USART2EN_Pos   (17U)

◆ RCC_APB1ENR_USBEN

#define RCC_APB1ENR_USBEN   RCC_APB1ENR_USBEN_Msk

USB clock enable

◆ RCC_APB1ENR_USBEN_Msk

#define RCC_APB1ENR_USBEN_Msk   (0x1UL << RCC_APB1ENR_USBEN_Pos)

0x00800000

◆ RCC_APB1ENR_USBEN_Pos

#define RCC_APB1ENR_USBEN_Pos   (23U)

◆ RCC_APB1ENR_WWDGEN

#define RCC_APB1ENR_WWDGEN   RCC_APB1ENR_WWDGEN_Msk

Window Watchdog clock enable

◆ RCC_APB1ENR_WWDGEN_Msk

#define RCC_APB1ENR_WWDGEN_Msk   (0x1UL << RCC_APB1ENR_WWDGEN_Pos)

0x00000800

◆ RCC_APB1ENR_WWDGEN_Pos

#define RCC_APB1ENR_WWDGEN_Pos   (11U)

◆ RCC_APB1RSTR_CRSRST

#define RCC_APB1RSTR_CRSRST   RCC_APB1RSTR_CRSRST_Msk

CRS reset

◆ RCC_APB1RSTR_CRSRST_Msk

#define RCC_APB1RSTR_CRSRST_Msk   (0x1UL << RCC_APB1RSTR_CRSRST_Pos)

0x08000000

◆ RCC_APB1RSTR_CRSRST_Pos

#define RCC_APB1RSTR_CRSRST_Pos   (27U)

◆ RCC_APB1RSTR_DACRST

#define RCC_APB1RSTR_DACRST   RCC_APB1RSTR_DACRST_Msk

DAC reset

◆ RCC_APB1RSTR_DACRST_Msk

#define RCC_APB1RSTR_DACRST_Msk   (0x1UL << RCC_APB1RSTR_DACRST_Pos)

0x20000000

◆ RCC_APB1RSTR_DACRST_Pos

#define RCC_APB1RSTR_DACRST_Pos   (29U)

◆ RCC_APB1RSTR_I2C1RST

#define RCC_APB1RSTR_I2C1RST   RCC_APB1RSTR_I2C1RST_Msk

I2C 1 reset

◆ RCC_APB1RSTR_I2C1RST_Msk

#define RCC_APB1RSTR_I2C1RST_Msk   (0x1UL << RCC_APB1RSTR_I2C1RST_Pos)

0x00200000

◆ RCC_APB1RSTR_I2C1RST_Pos

#define RCC_APB1RSTR_I2C1RST_Pos   (21U)

◆ RCC_APB1RSTR_I2C2RST

#define RCC_APB1RSTR_I2C2RST   RCC_APB1RSTR_I2C2RST_Msk

I2C 2 reset

◆ RCC_APB1RSTR_I2C2RST_Msk

#define RCC_APB1RSTR_I2C2RST_Msk   (0x1UL << RCC_APB1RSTR_I2C2RST_Pos)

0x00400000

◆ RCC_APB1RSTR_I2C2RST_Pos

#define RCC_APB1RSTR_I2C2RST_Pos   (22U)

◆ RCC_APB1RSTR_LCDRST

#define RCC_APB1RSTR_LCDRST   RCC_APB1RSTR_LCDRST_Msk

LCD reset

◆ RCC_APB1RSTR_LCDRST_Msk

#define RCC_APB1RSTR_LCDRST_Msk   (0x1UL << RCC_APB1RSTR_LCDRST_Pos)

0x00000200

◆ RCC_APB1RSTR_LCDRST_Pos

#define RCC_APB1RSTR_LCDRST_Pos   (9U)

◆ RCC_APB1RSTR_LPTIM1RST

#define RCC_APB1RSTR_LPTIM1RST   RCC_APB1RSTR_LPTIM1RST_Msk

LPTIM1 reset

◆ RCC_APB1RSTR_LPTIM1RST_Msk

#define RCC_APB1RSTR_LPTIM1RST_Msk   (0x1UL << RCC_APB1RSTR_LPTIM1RST_Pos)

0x80000000

◆ RCC_APB1RSTR_LPTIM1RST_Pos

#define RCC_APB1RSTR_LPTIM1RST_Pos   (31U)

◆ RCC_APB1RSTR_LPUART1RST

#define RCC_APB1RSTR_LPUART1RST   RCC_APB1RSTR_LPUART1RST_Msk

LPUART1 reset

◆ RCC_APB1RSTR_LPUART1RST_Msk

#define RCC_APB1RSTR_LPUART1RST_Msk   (0x1UL << RCC_APB1RSTR_LPUART1RST_Pos)

0x00040000

◆ RCC_APB1RSTR_LPUART1RST_Pos

#define RCC_APB1RSTR_LPUART1RST_Pos   (18U)

◆ RCC_APB1RSTR_PWRRST

#define RCC_APB1RSTR_PWRRST   RCC_APB1RSTR_PWRRST_Msk

PWR reset

◆ RCC_APB1RSTR_PWRRST_Msk

#define RCC_APB1RSTR_PWRRST_Msk   (0x1UL << RCC_APB1RSTR_PWRRST_Pos)

0x10000000

◆ RCC_APB1RSTR_PWRRST_Pos

#define RCC_APB1RSTR_PWRRST_Pos   (28U)

◆ RCC_APB1RSTR_SPI2RST

#define RCC_APB1RSTR_SPI2RST   RCC_APB1RSTR_SPI2RST_Msk

SPI2 reset

◆ RCC_APB1RSTR_SPI2RST_Msk

#define RCC_APB1RSTR_SPI2RST_Msk   (0x1UL << RCC_APB1RSTR_SPI2RST_Pos)

0x00004000

◆ RCC_APB1RSTR_SPI2RST_Pos

#define RCC_APB1RSTR_SPI2RST_Pos   (14U)

◆ RCC_APB1RSTR_TIM2RST

#define RCC_APB1RSTR_TIM2RST   RCC_APB1RSTR_TIM2RST_Msk

Timer 2 reset

◆ RCC_APB1RSTR_TIM2RST_Msk

#define RCC_APB1RSTR_TIM2RST_Msk   (0x1UL << RCC_APB1RSTR_TIM2RST_Pos)

0x00000001

◆ RCC_APB1RSTR_TIM2RST_Pos

#define RCC_APB1RSTR_TIM2RST_Pos   (0U)

◆ RCC_APB1RSTR_TIM6RST

#define RCC_APB1RSTR_TIM6RST   RCC_APB1RSTR_TIM6RST_Msk

Timer 6 reset

◆ RCC_APB1RSTR_TIM6RST_Msk

#define RCC_APB1RSTR_TIM6RST_Msk   (0x1UL << RCC_APB1RSTR_TIM6RST_Pos)

0x00000010

◆ RCC_APB1RSTR_TIM6RST_Pos

#define RCC_APB1RSTR_TIM6RST_Pos   (4U)

◆ RCC_APB1RSTR_USART2RST

#define RCC_APB1RSTR_USART2RST   RCC_APB1RSTR_USART2RST_Msk

USART 2 reset

◆ RCC_APB1RSTR_USART2RST_Msk

#define RCC_APB1RSTR_USART2RST_Msk   (0x1UL << RCC_APB1RSTR_USART2RST_Pos)

0x00020000

◆ RCC_APB1RSTR_USART2RST_Pos

#define RCC_APB1RSTR_USART2RST_Pos   (17U)

◆ RCC_APB1RSTR_USBRST

#define RCC_APB1RSTR_USBRST   RCC_APB1RSTR_USBRST_Msk

USB reset

◆ RCC_APB1RSTR_USBRST_Msk

#define RCC_APB1RSTR_USBRST_Msk   (0x1UL << RCC_APB1RSTR_USBRST_Pos)

0x00800000

◆ RCC_APB1RSTR_USBRST_Pos

#define RCC_APB1RSTR_USBRST_Pos   (23U)

◆ RCC_APB1RSTR_WWDGRST

#define RCC_APB1RSTR_WWDGRST   RCC_APB1RSTR_WWDGRST_Msk

Window Watchdog reset

◆ RCC_APB1RSTR_WWDGRST_Msk

#define RCC_APB1RSTR_WWDGRST_Msk   (0x1UL << RCC_APB1RSTR_WWDGRST_Pos)

0x00000800

◆ RCC_APB1RSTR_WWDGRST_Pos

#define RCC_APB1RSTR_WWDGRST_Pos   (11U)

◆ RCC_APB1SMENR_CRSSMEN

#define RCC_APB1SMENR_CRSSMEN   RCC_APB1SMENR_CRSSMEN_Msk

CRS clock enabled in sleep mode

◆ RCC_APB1SMENR_CRSSMEN_Msk

#define RCC_APB1SMENR_CRSSMEN_Msk   (0x1UL << RCC_APB1SMENR_CRSSMEN_Pos)

0x08000000

◆ RCC_APB1SMENR_CRSSMEN_Pos

#define RCC_APB1SMENR_CRSSMEN_Pos   (27U)

◆ RCC_APB1SMENR_DACSMEN

#define RCC_APB1SMENR_DACSMEN   RCC_APB1SMENR_DACSMEN_Msk

DAC clock enabled in sleep mode

◆ RCC_APB1SMENR_DACSMEN_Msk

#define RCC_APB1SMENR_DACSMEN_Msk   (0x1UL << RCC_APB1SMENR_DACSMEN_Pos)

0x20000000

◆ RCC_APB1SMENR_DACSMEN_Pos

#define RCC_APB1SMENR_DACSMEN_Pos   (29U)

◆ RCC_APB1SMENR_I2C1SMEN

#define RCC_APB1SMENR_I2C1SMEN   RCC_APB1SMENR_I2C1SMEN_Msk

I2C1 clock enabled in sleep mode

◆ RCC_APB1SMENR_I2C1SMEN_Msk

#define RCC_APB1SMENR_I2C1SMEN_Msk   (0x1UL << RCC_APB1SMENR_I2C1SMEN_Pos)

0x00200000

◆ RCC_APB1SMENR_I2C1SMEN_Pos

#define RCC_APB1SMENR_I2C1SMEN_Pos   (21U)

◆ RCC_APB1SMENR_I2C2SMEN

#define RCC_APB1SMENR_I2C2SMEN   RCC_APB1SMENR_I2C2SMEN_Msk

I2C2 clock enabled in sleep mode

◆ RCC_APB1SMENR_I2C2SMEN_Msk

#define RCC_APB1SMENR_I2C2SMEN_Msk   (0x1UL << RCC_APB1SMENR_I2C2SMEN_Pos)

0x00400000

◆ RCC_APB1SMENR_I2C2SMEN_Pos

#define RCC_APB1SMENR_I2C2SMEN_Pos   (22U)

◆ RCC_APB1SMENR_LCDSMEN

#define RCC_APB1SMENR_LCDSMEN   RCC_APB1SMENR_LCDSMEN_Msk

LCD clock enabled in sleep mode

◆ RCC_APB1SMENR_LCDSMEN_Msk

#define RCC_APB1SMENR_LCDSMEN_Msk   (0x1UL << RCC_APB1SMENR_LCDSMEN_Pos)

0x00000200

◆ RCC_APB1SMENR_LCDSMEN_Pos

#define RCC_APB1SMENR_LCDSMEN_Pos   (9U)

◆ RCC_APB1SMENR_LPTIM1SMEN

#define RCC_APB1SMENR_LPTIM1SMEN   RCC_APB1SMENR_LPTIM1SMEN_Msk

LPTIM1 clock enabled in sleep mode

◆ RCC_APB1SMENR_LPTIM1SMEN_Msk

#define RCC_APB1SMENR_LPTIM1SMEN_Msk   (0x1UL << RCC_APB1SMENR_LPTIM1SMEN_Pos)

0x80000000

◆ RCC_APB1SMENR_LPTIM1SMEN_Pos

#define RCC_APB1SMENR_LPTIM1SMEN_Pos   (31U)

◆ RCC_APB1SMENR_LPUART1SMEN

#define RCC_APB1SMENR_LPUART1SMEN   RCC_APB1SMENR_LPUART1SMEN_Msk

LPUART1 clock enabled in sleep mode

◆ RCC_APB1SMENR_LPUART1SMEN_Msk

#define RCC_APB1SMENR_LPUART1SMEN_Msk   (0x1UL << RCC_APB1SMENR_LPUART1SMEN_Pos)

0x00040000

◆ RCC_APB1SMENR_LPUART1SMEN_Pos

#define RCC_APB1SMENR_LPUART1SMEN_Pos   (18U)

◆ RCC_APB1SMENR_PWRSMEN

#define RCC_APB1SMENR_PWRSMEN   RCC_APB1SMENR_PWRSMEN_Msk

PWR clock enabled in sleep mode

◆ RCC_APB1SMENR_PWRSMEN_Msk

#define RCC_APB1SMENR_PWRSMEN_Msk   (0x1UL << RCC_APB1SMENR_PWRSMEN_Pos)

0x10000000

◆ RCC_APB1SMENR_PWRSMEN_Pos

#define RCC_APB1SMENR_PWRSMEN_Pos   (28U)

◆ RCC_APB1SMENR_SPI2SMEN

#define RCC_APB1SMENR_SPI2SMEN   RCC_APB1SMENR_SPI2SMEN_Msk

SPI2 clock enabled in sleep mode

◆ RCC_APB1SMENR_SPI2SMEN_Msk

#define RCC_APB1SMENR_SPI2SMEN_Msk   (0x1UL << RCC_APB1SMENR_SPI2SMEN_Pos)

0x00004000

◆ RCC_APB1SMENR_SPI2SMEN_Pos

#define RCC_APB1SMENR_SPI2SMEN_Pos   (14U)

◆ RCC_APB1SMENR_TIM2SMEN

#define RCC_APB1SMENR_TIM2SMEN   RCC_APB1SMENR_TIM2SMEN_Msk

Timer 2 clock enabled in sleep mode

◆ RCC_APB1SMENR_TIM2SMEN_Msk

#define RCC_APB1SMENR_TIM2SMEN_Msk   (0x1UL << RCC_APB1SMENR_TIM2SMEN_Pos)

0x00000001

◆ RCC_APB1SMENR_TIM2SMEN_Pos

#define RCC_APB1SMENR_TIM2SMEN_Pos   (0U)

◆ RCC_APB1SMENR_TIM6SMEN

#define RCC_APB1SMENR_TIM6SMEN   RCC_APB1SMENR_TIM6SMEN_Msk

Timer 6 clock enabled in sleep mode

◆ RCC_APB1SMENR_TIM6SMEN_Msk

#define RCC_APB1SMENR_TIM6SMEN_Msk   (0x1UL << RCC_APB1SMENR_TIM6SMEN_Pos)

0x00000010

◆ RCC_APB1SMENR_TIM6SMEN_Pos

#define RCC_APB1SMENR_TIM6SMEN_Pos   (4U)

◆ RCC_APB1SMENR_USART2SMEN

#define RCC_APB1SMENR_USART2SMEN   RCC_APB1SMENR_USART2SMEN_Msk

USART2 clock enabled in sleep mode

◆ RCC_APB1SMENR_USART2SMEN_Msk

#define RCC_APB1SMENR_USART2SMEN_Msk   (0x1UL << RCC_APB1SMENR_USART2SMEN_Pos)

0x00020000

◆ RCC_APB1SMENR_USART2SMEN_Pos

#define RCC_APB1SMENR_USART2SMEN_Pos   (17U)

◆ RCC_APB1SMENR_USBSMEN

#define RCC_APB1SMENR_USBSMEN   RCC_APB1SMENR_USBSMEN_Msk

USB clock enabled in sleep mode

◆ RCC_APB1SMENR_USBSMEN_Msk

#define RCC_APB1SMENR_USBSMEN_Msk   (0x1UL << RCC_APB1SMENR_USBSMEN_Pos)

0x00800000

◆ RCC_APB1SMENR_USBSMEN_Pos

#define RCC_APB1SMENR_USBSMEN_Pos   (23U)

◆ RCC_APB1SMENR_WWDGSMEN

#define RCC_APB1SMENR_WWDGSMEN   RCC_APB1SMENR_WWDGSMEN_Msk

Window Watchdog clock enabled in sleep mode

◆ RCC_APB1SMENR_WWDGSMEN_Msk

#define RCC_APB1SMENR_WWDGSMEN_Msk   (0x1UL << RCC_APB1SMENR_WWDGSMEN_Pos)

0x00000800

◆ RCC_APB1SMENR_WWDGSMEN_Pos

#define RCC_APB1SMENR_WWDGSMEN_Pos   (11U)

◆ RCC_APB2ENR_ADC1EN

#define RCC_APB2ENR_ADC1EN   RCC_APB2ENR_ADCEN

ADC1 clock enable

◆ RCC_APB2ENR_ADCEN

#define RCC_APB2ENR_ADCEN   RCC_APB2ENR_ADCEN_Msk

ADC1 clock enable

◆ RCC_APB2ENR_ADCEN_Msk

#define RCC_APB2ENR_ADCEN_Msk   (0x1UL << RCC_APB2ENR_ADCEN_Pos)

0x00000200

◆ RCC_APB2ENR_ADCEN_Pos

#define RCC_APB2ENR_ADCEN_Pos   (9U)

◆ RCC_APB2ENR_DBGEN

#define RCC_APB2ENR_DBGEN   RCC_APB2ENR_DBGEN_Msk

DBGMCU clock enable

◆ RCC_APB2ENR_DBGEN_Msk

#define RCC_APB2ENR_DBGEN_Msk   (0x1UL << RCC_APB2ENR_DBGEN_Pos)

0x00400000

◆ RCC_APB2ENR_DBGEN_Pos

#define RCC_APB2ENR_DBGEN_Pos   (22U)

◆ RCC_APB2ENR_DBGMCUEN

#define RCC_APB2ENR_DBGMCUEN   RCC_APB2ENR_DBGEN

DBGMCU clock enable

◆ RCC_APB2ENR_FWEN

#define RCC_APB2ENR_FWEN   RCC_APB2ENR_FWEN_Msk

MiFare Firewall clock enable

◆ RCC_APB2ENR_FWEN_Msk

#define RCC_APB2ENR_FWEN_Msk   (0x1UL << RCC_APB2ENR_FWEN_Pos)

0x00000080

◆ RCC_APB2ENR_FWEN_Pos

#define RCC_APB2ENR_FWEN_Pos   (7U)

◆ RCC_APB2ENR_MIFIEN

#define RCC_APB2ENR_MIFIEN   RCC_APB2ENR_FWEN

MiFare Firewall clock enable

◆ RCC_APB2ENR_SPI1EN

#define RCC_APB2ENR_SPI1EN   RCC_APB2ENR_SPI1EN_Msk

SPI1 clock enable

◆ RCC_APB2ENR_SPI1EN_Msk

#define RCC_APB2ENR_SPI1EN_Msk   (0x1UL << RCC_APB2ENR_SPI1EN_Pos)

0x00001000

◆ RCC_APB2ENR_SPI1EN_Pos

#define RCC_APB2ENR_SPI1EN_Pos   (12U)

◆ RCC_APB2ENR_SYSCFGEN

#define RCC_APB2ENR_SYSCFGEN   RCC_APB2ENR_SYSCFGEN_Msk

SYSCFG clock enable

◆ RCC_APB2ENR_SYSCFGEN_Msk

#define RCC_APB2ENR_SYSCFGEN_Msk   (0x1UL << RCC_APB2ENR_SYSCFGEN_Pos)

0x00000001

◆ RCC_APB2ENR_SYSCFGEN_Pos

#define RCC_APB2ENR_SYSCFGEN_Pos   (0U)

◆ RCC_APB2ENR_TIM21EN

#define RCC_APB2ENR_TIM21EN   RCC_APB2ENR_TIM21EN_Msk

TIM21 clock enable

◆ RCC_APB2ENR_TIM21EN_Msk

#define RCC_APB2ENR_TIM21EN_Msk   (0x1UL << RCC_APB2ENR_TIM21EN_Pos)

0x00000004

◆ RCC_APB2ENR_TIM21EN_Pos

#define RCC_APB2ENR_TIM21EN_Pos   (2U)

◆ RCC_APB2ENR_TIM22EN

#define RCC_APB2ENR_TIM22EN   RCC_APB2ENR_TIM22EN_Msk

TIM22 clock enable

◆ RCC_APB2ENR_TIM22EN_Msk

#define RCC_APB2ENR_TIM22EN_Msk   (0x1UL << RCC_APB2ENR_TIM22EN_Pos)

0x00000020

◆ RCC_APB2ENR_TIM22EN_Pos

#define RCC_APB2ENR_TIM22EN_Pos   (5U)

◆ RCC_APB2ENR_USART1EN

#define RCC_APB2ENR_USART1EN   RCC_APB2ENR_USART1EN_Msk

USART1 clock enable

◆ RCC_APB2ENR_USART1EN_Msk

#define RCC_APB2ENR_USART1EN_Msk   (0x1UL << RCC_APB2ENR_USART1EN_Pos)

0x00004000

◆ RCC_APB2ENR_USART1EN_Pos

#define RCC_APB2ENR_USART1EN_Pos   (14U)

◆ RCC_APB2RSTR_ADC1RST

#define RCC_APB2RSTR_ADC1RST   RCC_APB2RSTR_ADCRST

ADC1 reset

◆ RCC_APB2RSTR_ADCRST

#define RCC_APB2RSTR_ADCRST   RCC_APB2RSTR_ADCRST_Msk

ADC1 reset

◆ RCC_APB2RSTR_ADCRST_Msk

#define RCC_APB2RSTR_ADCRST_Msk   (0x1UL << RCC_APB2RSTR_ADCRST_Pos)

0x00000200

◆ RCC_APB2RSTR_ADCRST_Pos

#define RCC_APB2RSTR_ADCRST_Pos   (9U)

◆ RCC_APB2RSTR_DBGMCURST

#define RCC_APB2RSTR_DBGMCURST   RCC_APB2RSTR_DBGRST

DBGMCU reset

◆ RCC_APB2RSTR_DBGRST

#define RCC_APB2RSTR_DBGRST   RCC_APB2RSTR_DBGRST_Msk

DBGMCU reset

◆ RCC_APB2RSTR_DBGRST_Msk

#define RCC_APB2RSTR_DBGRST_Msk   (0x1UL << RCC_APB2RSTR_DBGRST_Pos)

0x00400000

◆ RCC_APB2RSTR_DBGRST_Pos

#define RCC_APB2RSTR_DBGRST_Pos   (22U)

◆ RCC_APB2RSTR_SPI1RST

#define RCC_APB2RSTR_SPI1RST   RCC_APB2RSTR_SPI1RST_Msk

SPI1 reset

◆ RCC_APB2RSTR_SPI1RST_Msk

#define RCC_APB2RSTR_SPI1RST_Msk   (0x1UL << RCC_APB2RSTR_SPI1RST_Pos)

0x00001000

◆ RCC_APB2RSTR_SPI1RST_Pos

#define RCC_APB2RSTR_SPI1RST_Pos   (12U)

◆ RCC_APB2RSTR_SYSCFGRST

#define RCC_APB2RSTR_SYSCFGRST   RCC_APB2RSTR_SYSCFGRST_Msk

SYSCFG reset

◆ RCC_APB2RSTR_SYSCFGRST_Msk

#define RCC_APB2RSTR_SYSCFGRST_Msk   (0x1UL << RCC_APB2RSTR_SYSCFGRST_Pos)

0x00000001

◆ RCC_APB2RSTR_SYSCFGRST_Pos

#define RCC_APB2RSTR_SYSCFGRST_Pos   (0U)

◆ RCC_APB2RSTR_TIM21RST

#define RCC_APB2RSTR_TIM21RST   RCC_APB2RSTR_TIM21RST_Msk

TIM21 reset

◆ RCC_APB2RSTR_TIM21RST_Msk

#define RCC_APB2RSTR_TIM21RST_Msk   (0x1UL << RCC_APB2RSTR_TIM21RST_Pos)

0x00000004

◆ RCC_APB2RSTR_TIM21RST_Pos

#define RCC_APB2RSTR_TIM21RST_Pos   (2U)

◆ RCC_APB2RSTR_TIM22RST

#define RCC_APB2RSTR_TIM22RST   RCC_APB2RSTR_TIM22RST_Msk

TIM22 reset

◆ RCC_APB2RSTR_TIM22RST_Msk

#define RCC_APB2RSTR_TIM22RST_Msk   (0x1UL << RCC_APB2RSTR_TIM22RST_Pos)

0x00000020

◆ RCC_APB2RSTR_TIM22RST_Pos

#define RCC_APB2RSTR_TIM22RST_Pos   (5U)

◆ RCC_APB2RSTR_USART1RST

#define RCC_APB2RSTR_USART1RST   RCC_APB2RSTR_USART1RST_Msk

USART1 reset

◆ RCC_APB2RSTR_USART1RST_Msk

#define RCC_APB2RSTR_USART1RST_Msk   (0x1UL << RCC_APB2RSTR_USART1RST_Pos)

0x00004000

◆ RCC_APB2RSTR_USART1RST_Pos

#define RCC_APB2RSTR_USART1RST_Pos   (14U)

◆ RCC_APB2SMENR_ADC1SMEN

#define RCC_APB2SMENR_ADC1SMEN   RCC_APB2SMENR_ADCSMEN

ADC1 clock enabled in sleep mode

◆ RCC_APB2SMENR_ADCSMEN

#define RCC_APB2SMENR_ADCSMEN   RCC_APB2SMENR_ADCSMEN_Msk

ADC1 clock enabled in sleep mode

◆ RCC_APB2SMENR_ADCSMEN_Msk

#define RCC_APB2SMENR_ADCSMEN_Msk   (0x1UL << RCC_APB2SMENR_ADCSMEN_Pos)

0x00000200

◆ RCC_APB2SMENR_ADCSMEN_Pos

#define RCC_APB2SMENR_ADCSMEN_Pos   (9U)

◆ RCC_APB2SMENR_DBGMCUSMEN

#define RCC_APB2SMENR_DBGMCUSMEN   RCC_APB2SMENR_DBGSMEN

DBGMCU clock enabled in sleep mode

◆ RCC_APB2SMENR_DBGSMEN

#define RCC_APB2SMENR_DBGSMEN   RCC_APB2SMENR_DBGSMEN_Msk

DBGMCU clock enabled in sleep mode

◆ RCC_APB2SMENR_DBGSMEN_Msk

#define RCC_APB2SMENR_DBGSMEN_Msk   (0x1UL << RCC_APB2SMENR_DBGSMEN_Pos)

0x00400000

◆ RCC_APB2SMENR_DBGSMEN_Pos

#define RCC_APB2SMENR_DBGSMEN_Pos   (22U)

◆ RCC_APB2SMENR_SPI1SMEN

#define RCC_APB2SMENR_SPI1SMEN   RCC_APB2SMENR_SPI1SMEN_Msk

SPI1 clock enabled in sleep mode

◆ RCC_APB2SMENR_SPI1SMEN_Msk

#define RCC_APB2SMENR_SPI1SMEN_Msk   (0x1UL << RCC_APB2SMENR_SPI1SMEN_Pos)

0x00001000

◆ RCC_APB2SMENR_SPI1SMEN_Pos

#define RCC_APB2SMENR_SPI1SMEN_Pos   (12U)

◆ RCC_APB2SMENR_SYSCFGSMEN

#define RCC_APB2SMENR_SYSCFGSMEN   RCC_APB2SMENR_SYSCFGSMEN_Msk

SYSCFG clock enabled in sleep mode

◆ RCC_APB2SMENR_SYSCFGSMEN_Msk

#define RCC_APB2SMENR_SYSCFGSMEN_Msk   (0x1UL << RCC_APB2SMENR_SYSCFGSMEN_Pos)

0x00000001

◆ RCC_APB2SMENR_SYSCFGSMEN_Pos

#define RCC_APB2SMENR_SYSCFGSMEN_Pos   (0U)

◆ RCC_APB2SMENR_TIM21SMEN

#define RCC_APB2SMENR_TIM21SMEN   RCC_APB2SMENR_TIM21SMEN_Msk

TIM21 clock enabled in sleep mode

◆ RCC_APB2SMENR_TIM21SMEN_Msk

#define RCC_APB2SMENR_TIM21SMEN_Msk   (0x1UL << RCC_APB2SMENR_TIM21SMEN_Pos)

0x00000004

◆ RCC_APB2SMENR_TIM21SMEN_Pos

#define RCC_APB2SMENR_TIM21SMEN_Pos   (2U)

◆ RCC_APB2SMENR_TIM22SMEN

#define RCC_APB2SMENR_TIM22SMEN   RCC_APB2SMENR_TIM22SMEN_Msk

TIM22 clock enabled in sleep mode

◆ RCC_APB2SMENR_TIM22SMEN_Msk

#define RCC_APB2SMENR_TIM22SMEN_Msk   (0x1UL << RCC_APB2SMENR_TIM22SMEN_Pos)

0x00000020

◆ RCC_APB2SMENR_TIM22SMEN_Pos

#define RCC_APB2SMENR_TIM22SMEN_Pos   (5U)

◆ RCC_APB2SMENR_USART1SMEN

#define RCC_APB2SMENR_USART1SMEN   RCC_APB2SMENR_USART1SMEN_Msk

USART1 clock enabled in sleep mode

◆ RCC_APB2SMENR_USART1SMEN_Msk

#define RCC_APB2SMENR_USART1SMEN_Msk   (0x1UL << RCC_APB2SMENR_USART1SMEN_Pos)

0x00004000

◆ RCC_APB2SMENR_USART1SMEN_Pos

#define RCC_APB2SMENR_USART1SMEN_Pos   (14U)

◆ RCC_CCIPR_HSI48MSEL

#define RCC_CCIPR_HSI48MSEL   RCC_CCIPR_HSI48SEL

◆ RCC_CCIPR_HSI48SEL

#define RCC_CCIPR_HSI48SEL   RCC_CCIPR_HSI48SEL_Msk

HSI48 RC clock source selection bit for USB and RNG

◆ RCC_CCIPR_HSI48SEL_Msk

#define RCC_CCIPR_HSI48SEL_Msk   (0x1UL << RCC_CCIPR_HSI48SEL_Pos)

0x04000000

◆ RCC_CCIPR_HSI48SEL_Pos

#define RCC_CCIPR_HSI48SEL_Pos   (26U)

◆ RCC_CCIPR_I2C1SEL

#define RCC_CCIPR_I2C1SEL   RCC_CCIPR_I2C1SEL_Msk

I2C1SEL [1:0] bits

◆ RCC_CCIPR_I2C1SEL_0

#define RCC_CCIPR_I2C1SEL_0   (0x1UL << RCC_CCIPR_I2C1SEL_Pos)

0x00001000

◆ RCC_CCIPR_I2C1SEL_1

#define RCC_CCIPR_I2C1SEL_1   (0x2UL << RCC_CCIPR_I2C1SEL_Pos)

0x00002000 LPTIM1 Clock source selection

◆ RCC_CCIPR_I2C1SEL_Msk

#define RCC_CCIPR_I2C1SEL_Msk   (0x3UL << RCC_CCIPR_I2C1SEL_Pos)

0x00003000

◆ RCC_CCIPR_I2C1SEL_Pos

#define RCC_CCIPR_I2C1SEL_Pos   (12U)

◆ RCC_CCIPR_LPTIM1SEL

#define RCC_CCIPR_LPTIM1SEL   RCC_CCIPR_LPTIM1SEL_Msk

LPTIM1SEL [1:0] bits

◆ RCC_CCIPR_LPTIM1SEL_0

#define RCC_CCIPR_LPTIM1SEL_0   (0x1UL << RCC_CCIPR_LPTIM1SEL_Pos)

0x00040000

◆ RCC_CCIPR_LPTIM1SEL_1

#define RCC_CCIPR_LPTIM1SEL_1   (0x2UL << RCC_CCIPR_LPTIM1SEL_Pos)

0x00080000 HSI48 Clock source selection

◆ RCC_CCIPR_LPTIM1SEL_Msk

#define RCC_CCIPR_LPTIM1SEL_Msk   (0x3UL << RCC_CCIPR_LPTIM1SEL_Pos)

0x000C0000

◆ RCC_CCIPR_LPTIM1SEL_Pos

#define RCC_CCIPR_LPTIM1SEL_Pos   (18U)

◆ RCC_CCIPR_LPUART1SEL

#define RCC_CCIPR_LPUART1SEL   RCC_CCIPR_LPUART1SEL_Msk

LPUART1SEL[1:0] bits

◆ RCC_CCIPR_LPUART1SEL_0

#define RCC_CCIPR_LPUART1SEL_0   (0x1UL << RCC_CCIPR_LPUART1SEL_Pos)

0x0000400

◆ RCC_CCIPR_LPUART1SEL_1

#define RCC_CCIPR_LPUART1SEL_1   (0x2UL << RCC_CCIPR_LPUART1SEL_Pos)

0x0000800 I2C1 Clock source selection

◆ RCC_CCIPR_LPUART1SEL_Msk

#define RCC_CCIPR_LPUART1SEL_Msk   (0x3UL << RCC_CCIPR_LPUART1SEL_Pos)

0x00000C00

◆ RCC_CCIPR_LPUART1SEL_Pos

#define RCC_CCIPR_LPUART1SEL_Pos   (10U)

◆ RCC_CCIPR_USART1SEL

#define RCC_CCIPR_USART1SEL   RCC_CCIPR_USART1SEL_Msk

USART1SEL[1:0] bits

◆ RCC_CCIPR_USART1SEL_0

#define RCC_CCIPR_USART1SEL_0   (0x1UL << RCC_CCIPR_USART1SEL_Pos)

0x00000001

◆ RCC_CCIPR_USART1SEL_1

#define RCC_CCIPR_USART1SEL_1   (0x2UL << RCC_CCIPR_USART1SEL_Pos)

0x00000002 USART2 Clock source selection

◆ RCC_CCIPR_USART1SEL_Msk

#define RCC_CCIPR_USART1SEL_Msk   (0x3UL << RCC_CCIPR_USART1SEL_Pos)

0x00000003

◆ RCC_CCIPR_USART1SEL_Pos

#define RCC_CCIPR_USART1SEL_Pos   (0U)

< USART1 Clock source selection

◆ RCC_CCIPR_USART2SEL

#define RCC_CCIPR_USART2SEL   RCC_CCIPR_USART2SEL_Msk

USART2SEL[1:0] bits

◆ RCC_CCIPR_USART2SEL_0

#define RCC_CCIPR_USART2SEL_0   (0x1UL << RCC_CCIPR_USART2SEL_Pos)

0x00000004

◆ RCC_CCIPR_USART2SEL_1

#define RCC_CCIPR_USART2SEL_1   (0x2UL << RCC_CCIPR_USART2SEL_Pos)

0x00000008 LPUART1 Clock source selection

◆ RCC_CCIPR_USART2SEL_Msk

#define RCC_CCIPR_USART2SEL_Msk   (0x3UL << RCC_CCIPR_USART2SEL_Pos)

0x0000000C

◆ RCC_CCIPR_USART2SEL_Pos

#define RCC_CCIPR_USART2SEL_Pos   (2U)

◆ RCC_CFGR_HPRE

#define RCC_CFGR_HPRE   RCC_CFGR_HPRE_Msk

HPRE[3:0] bits (AHB prescaler)

◆ RCC_CFGR_HPRE_0

#define RCC_CFGR_HPRE_0   (0x1UL << RCC_CFGR_HPRE_Pos)

0x00000010

◆ RCC_CFGR_HPRE_1

#define RCC_CFGR_HPRE_1   (0x2UL << RCC_CFGR_HPRE_Pos)

0x00000020

◆ RCC_CFGR_HPRE_2

#define RCC_CFGR_HPRE_2   (0x4UL << RCC_CFGR_HPRE_Pos)

0x00000040

◆ RCC_CFGR_HPRE_3

#define RCC_CFGR_HPRE_3   (0x8UL << RCC_CFGR_HPRE_Pos)

0x00000080

◆ RCC_CFGR_HPRE_DIV1

#define RCC_CFGR_HPRE_DIV1   (0x00000000U)

SYSCLK not divided

◆ RCC_CFGR_HPRE_DIV128

#define RCC_CFGR_HPRE_DIV128   (0x000000D0U)

SYSCLK divided by 128

◆ RCC_CFGR_HPRE_DIV16

#define RCC_CFGR_HPRE_DIV16   (0x000000B0U)

SYSCLK divided by 16

◆ RCC_CFGR_HPRE_DIV2

#define RCC_CFGR_HPRE_DIV2   (0x00000080U)

SYSCLK divided by 2

◆ RCC_CFGR_HPRE_DIV256

#define RCC_CFGR_HPRE_DIV256   (0x000000E0U)

SYSCLK divided by 256

◆ RCC_CFGR_HPRE_DIV4

#define RCC_CFGR_HPRE_DIV4   (0x00000090U)

SYSCLK divided by 4

◆ RCC_CFGR_HPRE_DIV512

#define RCC_CFGR_HPRE_DIV512   (0x000000F0U)

SYSCLK divided by 512 PPRE1 configuration

◆ RCC_CFGR_HPRE_DIV64

#define RCC_CFGR_HPRE_DIV64   (0x000000C0U)

SYSCLK divided by 64

◆ RCC_CFGR_HPRE_DIV8

#define RCC_CFGR_HPRE_DIV8   (0x000000A0U)

SYSCLK divided by 8

◆ RCC_CFGR_HPRE_Msk

#define RCC_CFGR_HPRE_Msk   (0xFUL << RCC_CFGR_HPRE_Pos)

0x000000F0

◆ RCC_CFGR_HPRE_Pos

#define RCC_CFGR_HPRE_Pos   (4U)

◆ RCC_CFGR_MCO_HSE

#define RCC_CFGR_MCO_HSE   RCC_CFGR_MCOSEL_HSE

◆ RCC_CFGR_MCO_HSI

#define RCC_CFGR_MCO_HSI   RCC_CFGR_MCOSEL_HSI

◆ RCC_CFGR_MCO_HSI48

#define RCC_CFGR_MCO_HSI48   RCC_CFGR_MCOSEL_HSI48

◆ RCC_CFGR_MCO_LSE

#define RCC_CFGR_MCO_LSE   RCC_CFGR_MCOSEL_LSE

◆ RCC_CFGR_MCO_LSI

#define RCC_CFGR_MCO_LSI   RCC_CFGR_MCOSEL_LSI

◆ RCC_CFGR_MCO_MSI

#define RCC_CFGR_MCO_MSI   RCC_CFGR_MCOSEL_MSI

◆ RCC_CFGR_MCO_NOCLOCK

#define RCC_CFGR_MCO_NOCLOCK   RCC_CFGR_MCOSEL_NOCLOCK

◆ RCC_CFGR_MCO_PLL

#define RCC_CFGR_MCO_PLL   RCC_CFGR_MCOSEL_PLL

◆ RCC_CFGR_MCO_PRE

#define RCC_CFGR_MCO_PRE   RCC_CFGR_MCOPRE

MCO prescaler

◆ RCC_CFGR_MCO_PRE_1

#define RCC_CFGR_MCO_PRE_1   RCC_CFGR_MCOPRE_DIV1

MCO is divided by 1

◆ RCC_CFGR_MCO_PRE_16

#define RCC_CFGR_MCO_PRE_16   RCC_CFGR_MCOPRE_DIV16

MCO is divided by 1 ****************** Bit definition for RCC_CIER register

◆ RCC_CFGR_MCO_PRE_2

#define RCC_CFGR_MCO_PRE_2   RCC_CFGR_MCOPRE_DIV2

MCO is divided by 1

◆ RCC_CFGR_MCO_PRE_4

#define RCC_CFGR_MCO_PRE_4   RCC_CFGR_MCOPRE_DIV4

MCO is divided by 1

◆ RCC_CFGR_MCO_PRE_8

#define RCC_CFGR_MCO_PRE_8   RCC_CFGR_MCOPRE_DIV8

MCO is divided by 1

◆ RCC_CFGR_MCO_SYSCLK

#define RCC_CFGR_MCO_SYSCLK   RCC_CFGR_MCOSEL_SYSCLK

◆ RCC_CFGR_MCOPRE

#define RCC_CFGR_MCOPRE   RCC_CFGR_MCOPRE_Msk

MCO prescaler

◆ RCC_CFGR_MCOPRE_0

#define RCC_CFGR_MCOPRE_0   (0x1UL << RCC_CFGR_MCOPRE_Pos)

0x10000000

◆ RCC_CFGR_MCOPRE_1

#define RCC_CFGR_MCOPRE_1   (0x2UL << RCC_CFGR_MCOPRE_Pos)

0x20000000

◆ RCC_CFGR_MCOPRE_2

#define RCC_CFGR_MCOPRE_2   (0x4UL << RCC_CFGR_MCOPRE_Pos)

0x40000000

◆ RCC_CFGR_MCOPRE_DIV1

#define RCC_CFGR_MCOPRE_DIV1   (0x00000000U)

MCO is divided by 1

◆ RCC_CFGR_MCOPRE_DIV16

#define RCC_CFGR_MCOPRE_DIV16   (0x40000000U)

MCO is divided by 16

◆ RCC_CFGR_MCOPRE_DIV2

#define RCC_CFGR_MCOPRE_DIV2   (0x10000000U)

MCO is divided by 2

◆ RCC_CFGR_MCOPRE_DIV4

#define RCC_CFGR_MCOPRE_DIV4   (0x20000000U)

MCO is divided by 4

◆ RCC_CFGR_MCOPRE_DIV8

#define RCC_CFGR_MCOPRE_DIV8   (0x30000000U)

MCO is divided by 8

◆ RCC_CFGR_MCOPRE_Msk

#define RCC_CFGR_MCOPRE_Msk   (0x7UL << RCC_CFGR_MCOPRE_Pos)

0x70000000

◆ RCC_CFGR_MCOPRE_Pos

#define RCC_CFGR_MCOPRE_Pos   (28U)

◆ RCC_CFGR_MCOSEL

#define RCC_CFGR_MCOSEL   RCC_CFGR_MCOSEL_Msk

MCO[3:0] bits (Microcontroller Clock Output)

◆ RCC_CFGR_MCOSEL_0

#define RCC_CFGR_MCOSEL_0   (0x1UL << RCC_CFGR_MCOSEL_Pos)

0x01000000

◆ RCC_CFGR_MCOSEL_1

#define RCC_CFGR_MCOSEL_1   (0x2UL << RCC_CFGR_MCOSEL_Pos)

0x02000000

◆ RCC_CFGR_MCOSEL_2

#define RCC_CFGR_MCOSEL_2   (0x4UL << RCC_CFGR_MCOSEL_Pos)

0x04000000

◆ RCC_CFGR_MCOSEL_3

#define RCC_CFGR_MCOSEL_3   (0x8UL << RCC_CFGR_MCOSEL_Pos)

0x08000000

◆ RCC_CFGR_MCOSEL_HSE

#define RCC_CFGR_MCOSEL_HSE   RCC_CFGR_MCOSEL_HSE_Msk

External 1-25 MHz oscillator clock selected

◆ RCC_CFGR_MCOSEL_HSE_Msk

#define RCC_CFGR_MCOSEL_HSE_Msk   (0x1UL << RCC_CFGR_MCOSEL_HSE_Pos)

0x04000000

◆ RCC_CFGR_MCOSEL_HSE_Pos

#define RCC_CFGR_MCOSEL_HSE_Pos   (26U)

◆ RCC_CFGR_MCOSEL_HSI

#define RCC_CFGR_MCOSEL_HSI   RCC_CFGR_MCOSEL_HSI_Msk

Internal 16 MHz RC oscillator clock selected

◆ RCC_CFGR_MCOSEL_HSI48

#define RCC_CFGR_MCOSEL_HSI48   RCC_CFGR_MCOSEL_HSI48_Msk

HSI48 clock selected as MCO source

◆ RCC_CFGR_MCOSEL_HSI48_Msk

#define RCC_CFGR_MCOSEL_HSI48_Msk   (0x1UL << RCC_CFGR_MCOSEL_HSI48_Pos)

0x08000000

◆ RCC_CFGR_MCOSEL_HSI48_Pos

#define RCC_CFGR_MCOSEL_HSI48_Pos   (27U)

◆ RCC_CFGR_MCOSEL_HSI_Msk

#define RCC_CFGR_MCOSEL_HSI_Msk   (0x1UL << RCC_CFGR_MCOSEL_HSI_Pos)

0x02000000

◆ RCC_CFGR_MCOSEL_HSI_Pos

#define RCC_CFGR_MCOSEL_HSI_Pos   (25U)

◆ RCC_CFGR_MCOSEL_LSE

#define RCC_CFGR_MCOSEL_LSE   RCC_CFGR_MCOSEL_LSE_Msk

LSE selected

◆ RCC_CFGR_MCOSEL_LSE_Msk

#define RCC_CFGR_MCOSEL_LSE_Msk   (0x7UL << RCC_CFGR_MCOSEL_LSE_Pos)

0x07000000

◆ RCC_CFGR_MCOSEL_LSE_Pos

#define RCC_CFGR_MCOSEL_LSE_Pos   (24U)

◆ RCC_CFGR_MCOSEL_LSI

#define RCC_CFGR_MCOSEL_LSI   RCC_CFGR_MCOSEL_LSI_Msk

LSI selected

◆ RCC_CFGR_MCOSEL_LSI_Msk

#define RCC_CFGR_MCOSEL_LSI_Msk   (0x3UL << RCC_CFGR_MCOSEL_LSI_Pos)

0x06000000

◆ RCC_CFGR_MCOSEL_LSI_Pos

#define RCC_CFGR_MCOSEL_LSI_Pos   (25U)

◆ RCC_CFGR_MCOSEL_MSI

#define RCC_CFGR_MCOSEL_MSI   RCC_CFGR_MCOSEL_MSI_Msk

Internal Medium Speed RC oscillator clock selected

◆ RCC_CFGR_MCOSEL_MSI_Msk

#define RCC_CFGR_MCOSEL_MSI_Msk   (0x3UL << RCC_CFGR_MCOSEL_MSI_Pos)

0x03000000

◆ RCC_CFGR_MCOSEL_MSI_Pos

#define RCC_CFGR_MCOSEL_MSI_Pos   (24U)

◆ RCC_CFGR_MCOSEL_Msk

#define RCC_CFGR_MCOSEL_Msk   (0xFUL << RCC_CFGR_MCOSEL_Pos)

0x0F000000

◆ RCC_CFGR_MCOSEL_NOCLOCK

#define RCC_CFGR_MCOSEL_NOCLOCK   (0x00000000U)

No clock

◆ RCC_CFGR_MCOSEL_PLL

#define RCC_CFGR_MCOSEL_PLL   RCC_CFGR_MCOSEL_PLL_Msk

PLL clock divided

◆ RCC_CFGR_MCOSEL_PLL_Msk

#define RCC_CFGR_MCOSEL_PLL_Msk   (0x5UL << RCC_CFGR_MCOSEL_PLL_Pos)

0x05000000

◆ RCC_CFGR_MCOSEL_PLL_Pos

#define RCC_CFGR_MCOSEL_PLL_Pos   (24U)

◆ RCC_CFGR_MCOSEL_Pos

#define RCC_CFGR_MCOSEL_Pos   (24U)

◆ RCC_CFGR_MCOSEL_SYSCLK

#define RCC_CFGR_MCOSEL_SYSCLK   RCC_CFGR_MCOSEL_SYSCLK_Msk

System clock selected as MCO source

◆ RCC_CFGR_MCOSEL_SYSCLK_Msk

#define RCC_CFGR_MCOSEL_SYSCLK_Msk   (0x1UL << RCC_CFGR_MCOSEL_SYSCLK_Pos)

0x01000000

◆ RCC_CFGR_MCOSEL_SYSCLK_Pos

#define RCC_CFGR_MCOSEL_SYSCLK_Pos   (24U)

◆ RCC_CFGR_PLLDIV

#define RCC_CFGR_PLLDIV   RCC_CFGR_PLLDIV_Msk

PLLDIV[1:0] bits (PLL Output Division)

◆ RCC_CFGR_PLLDIV2

#define RCC_CFGR_PLLDIV2   RCC_CFGR_PLLDIV2_Msk

PLL clock output = CKVCO / 2

◆ RCC_CFGR_PLLDIV2_Msk

#define RCC_CFGR_PLLDIV2_Msk   (0x1UL << RCC_CFGR_PLLDIV2_Pos)

0x00400000

◆ RCC_CFGR_PLLDIV2_Pos

#define RCC_CFGR_PLLDIV2_Pos   (22U)

◆ RCC_CFGR_PLLDIV3

#define RCC_CFGR_PLLDIV3   RCC_CFGR_PLLDIV3_Msk

PLL clock output = CKVCO / 3

◆ RCC_CFGR_PLLDIV3_Msk

#define RCC_CFGR_PLLDIV3_Msk   (0x1UL << RCC_CFGR_PLLDIV3_Pos)

0x00800000

◆ RCC_CFGR_PLLDIV3_Pos

#define RCC_CFGR_PLLDIV3_Pos   (23U)

◆ RCC_CFGR_PLLDIV4

#define RCC_CFGR_PLLDIV4   RCC_CFGR_PLLDIV4_Msk

PLL clock output = CKVCO / 4 MCO configuration

◆ RCC_CFGR_PLLDIV4_Msk

#define RCC_CFGR_PLLDIV4_Msk   (0x3UL << RCC_CFGR_PLLDIV4_Pos)

0x00C00000

◆ RCC_CFGR_PLLDIV4_Pos

#define RCC_CFGR_PLLDIV4_Pos   (22U)

◆ RCC_CFGR_PLLDIV_0

#define RCC_CFGR_PLLDIV_0   (0x1UL << RCC_CFGR_PLLDIV_Pos)

0x00400000

◆ RCC_CFGR_PLLDIV_1

#define RCC_CFGR_PLLDIV_1   (0x2UL << RCC_CFGR_PLLDIV_Pos)

0x00800000

◆ RCC_CFGR_PLLDIV_Msk

#define RCC_CFGR_PLLDIV_Msk   (0x3UL << RCC_CFGR_PLLDIV_Pos)

0x00C00000

◆ RCC_CFGR_PLLDIV_Pos

#define RCC_CFGR_PLLDIV_Pos   (22U)

◆ RCC_CFGR_PLLMUL

#define RCC_CFGR_PLLMUL   RCC_CFGR_PLLMUL_Msk

PLLMUL[3:0] bits (PLL multiplication factor)

◆ RCC_CFGR_PLLMUL12

#define RCC_CFGR_PLLMUL12   (0x00100000U)

PLL input clock * 12

◆ RCC_CFGR_PLLMUL16

#define RCC_CFGR_PLLMUL16   (0x00140000U)

PLL input clock * 16

◆ RCC_CFGR_PLLMUL24

#define RCC_CFGR_PLLMUL24   (0x00180000U)

PLL input clock * 24

◆ RCC_CFGR_PLLMUL3

#define RCC_CFGR_PLLMUL3   (0x00000000U)

PLL input clock * 3

◆ RCC_CFGR_PLLMUL32

#define RCC_CFGR_PLLMUL32   (0x001C0000U)

PLL input clock * 32

◆ RCC_CFGR_PLLMUL4

#define RCC_CFGR_PLLMUL4   (0x00040000U)

PLL input clock * 4

◆ RCC_CFGR_PLLMUL48

#define RCC_CFGR_PLLMUL48   (0x00200000U)

PLL input clock * 48 PLLDIV configuration

◆ RCC_CFGR_PLLMUL6

#define RCC_CFGR_PLLMUL6   (0x00080000U)

PLL input clock * 6

◆ RCC_CFGR_PLLMUL8

#define RCC_CFGR_PLLMUL8   (0x000C0000U)

PLL input clock * 8

◆ RCC_CFGR_PLLMUL_0

#define RCC_CFGR_PLLMUL_0   (0x1UL << RCC_CFGR_PLLMUL_Pos)

0x00040000

◆ RCC_CFGR_PLLMUL_1

#define RCC_CFGR_PLLMUL_1   (0x2UL << RCC_CFGR_PLLMUL_Pos)

0x00080000

◆ RCC_CFGR_PLLMUL_2

#define RCC_CFGR_PLLMUL_2   (0x4UL << RCC_CFGR_PLLMUL_Pos)

0x00100000

◆ RCC_CFGR_PLLMUL_3

#define RCC_CFGR_PLLMUL_3   (0x8UL << RCC_CFGR_PLLMUL_Pos)

0x00200000

◆ RCC_CFGR_PLLMUL_Msk

#define RCC_CFGR_PLLMUL_Msk   (0xFUL << RCC_CFGR_PLLMUL_Pos)

0x003C0000

◆ RCC_CFGR_PLLMUL_Pos

#define RCC_CFGR_PLLMUL_Pos   (18U)

◆ RCC_CFGR_PLLSRC

#define RCC_CFGR_PLLSRC   RCC_CFGR_PLLSRC_Msk

PLL entry clock source

◆ RCC_CFGR_PLLSRC_HSE

#define RCC_CFGR_PLLSRC_HSE   (0x00010000U)

HSE as PLL entry clock source PLLMUL configuration

◆ RCC_CFGR_PLLSRC_HSI

#define RCC_CFGR_PLLSRC_HSI   (0x00000000U)

HSI as PLL entry clock source

◆ RCC_CFGR_PLLSRC_Msk

#define RCC_CFGR_PLLSRC_Msk   (0x1UL << RCC_CFGR_PLLSRC_Pos)

0x00010000

◆ RCC_CFGR_PLLSRC_Pos

#define RCC_CFGR_PLLSRC_Pos   (16U)

◆ RCC_CFGR_PPRE1

#define RCC_CFGR_PPRE1   RCC_CFGR_PPRE1_Msk

PRE1[2:0] bits (APB1 prescaler)

◆ RCC_CFGR_PPRE1_0

#define RCC_CFGR_PPRE1_0   (0x1UL << RCC_CFGR_PPRE1_Pos)

0x00000100

◆ RCC_CFGR_PPRE1_1

#define RCC_CFGR_PPRE1_1   (0x2UL << RCC_CFGR_PPRE1_Pos)

0x00000200

◆ RCC_CFGR_PPRE1_2

#define RCC_CFGR_PPRE1_2   (0x4UL << RCC_CFGR_PPRE1_Pos)

0x00000400

◆ RCC_CFGR_PPRE1_DIV1

#define RCC_CFGR_PPRE1_DIV1   (0x00000000U)

HCLK not divided

◆ RCC_CFGR_PPRE1_DIV16

#define RCC_CFGR_PPRE1_DIV16   (0x00000700U)

HCLK divided by 16 PPRE2 configuration

◆ RCC_CFGR_PPRE1_DIV2

#define RCC_CFGR_PPRE1_DIV2   (0x00000400U)

HCLK divided by 2

◆ RCC_CFGR_PPRE1_DIV4

#define RCC_CFGR_PPRE1_DIV4   (0x00000500U)

HCLK divided by 4

◆ RCC_CFGR_PPRE1_DIV8

#define RCC_CFGR_PPRE1_DIV8   (0x00000600U)

HCLK divided by 8

◆ RCC_CFGR_PPRE1_Msk

#define RCC_CFGR_PPRE1_Msk   (0x7UL << RCC_CFGR_PPRE1_Pos)

0x00000700

◆ RCC_CFGR_PPRE1_Pos

#define RCC_CFGR_PPRE1_Pos   (8U)

◆ RCC_CFGR_PPRE2

#define RCC_CFGR_PPRE2   RCC_CFGR_PPRE2_Msk

PRE2[2:0] bits (APB2 prescaler)

◆ RCC_CFGR_PPRE2_0

#define RCC_CFGR_PPRE2_0   (0x1UL << RCC_CFGR_PPRE2_Pos)

0x00000800

◆ RCC_CFGR_PPRE2_1

#define RCC_CFGR_PPRE2_1   (0x2UL << RCC_CFGR_PPRE2_Pos)

0x00001000

◆ RCC_CFGR_PPRE2_2

#define RCC_CFGR_PPRE2_2   (0x4UL << RCC_CFGR_PPRE2_Pos)

0x00002000

◆ RCC_CFGR_PPRE2_DIV1

#define RCC_CFGR_PPRE2_DIV1   (0x00000000U)

HCLK not divided

◆ RCC_CFGR_PPRE2_DIV16

#define RCC_CFGR_PPRE2_DIV16   (0x00003800U)

HCLK divided by 16

◆ RCC_CFGR_PPRE2_DIV2

#define RCC_CFGR_PPRE2_DIV2   (0x00002000U)

HCLK divided by 2

◆ RCC_CFGR_PPRE2_DIV4

#define RCC_CFGR_PPRE2_DIV4   (0x00002800U)

HCLK divided by 4

◆ RCC_CFGR_PPRE2_DIV8

#define RCC_CFGR_PPRE2_DIV8   (0x00003000U)

HCLK divided by 8

◆ RCC_CFGR_PPRE2_Msk

#define RCC_CFGR_PPRE2_Msk   (0x7UL << RCC_CFGR_PPRE2_Pos)

0x00003800

◆ RCC_CFGR_PPRE2_Pos

#define RCC_CFGR_PPRE2_Pos   (11U)

◆ RCC_CFGR_STOPWUCK

#define RCC_CFGR_STOPWUCK   RCC_CFGR_STOPWUCK_Msk

Wake Up from Stop Clock selection PLL entry clock source

◆ RCC_CFGR_STOPWUCK_Msk

#define RCC_CFGR_STOPWUCK_Msk   (0x1UL << RCC_CFGR_STOPWUCK_Pos)

0x00008000

◆ RCC_CFGR_STOPWUCK_Pos

#define RCC_CFGR_STOPWUCK_Pos   (15U)

◆ RCC_CFGR_SW

#define RCC_CFGR_SW   RCC_CFGR_SW_Msk

SW[1:0] bits (System clock Switch)

◆ RCC_CFGR_SW_0

#define RCC_CFGR_SW_0   (0x1UL << RCC_CFGR_SW_Pos)

0x00000001

◆ RCC_CFGR_SW_1

#define RCC_CFGR_SW_1   (0x2UL << RCC_CFGR_SW_Pos)

0x00000002

◆ RCC_CFGR_SW_HSE

#define RCC_CFGR_SW_HSE   (0x00000002U)

HSE selected as system clock

◆ RCC_CFGR_SW_HSI

#define RCC_CFGR_SW_HSI   (0x00000001U)

HSI selected as system clock

◆ RCC_CFGR_SW_MSI

#define RCC_CFGR_SW_MSI   (0x00000000U)

MSI selected as system clock

◆ RCC_CFGR_SW_Msk

#define RCC_CFGR_SW_Msk   (0x3UL << RCC_CFGR_SW_Pos)

0x00000003

◆ RCC_CFGR_SW_PLL

#define RCC_CFGR_SW_PLL   (0x00000003U)

PLL selected as system clock SWS configuration

◆ RCC_CFGR_SW_Pos

#define RCC_CFGR_SW_Pos   (0U)

< SW configuration

◆ RCC_CFGR_SWS

#define RCC_CFGR_SWS   RCC_CFGR_SWS_Msk

SWS[1:0] bits (System Clock Switch Status)

◆ RCC_CFGR_SWS_0

#define RCC_CFGR_SWS_0   (0x1UL << RCC_CFGR_SWS_Pos)

0x00000004

◆ RCC_CFGR_SWS_1

#define RCC_CFGR_SWS_1   (0x2UL << RCC_CFGR_SWS_Pos)

0x00000008

◆ RCC_CFGR_SWS_HSE

#define RCC_CFGR_SWS_HSE   (0x00000008U)

HSE oscillator used as system clock

◆ RCC_CFGR_SWS_HSI

#define RCC_CFGR_SWS_HSI   (0x00000004U)

HSI oscillator used as system clock

◆ RCC_CFGR_SWS_MSI

#define RCC_CFGR_SWS_MSI   (0x00000000U)

MSI oscillator used as system clock

◆ RCC_CFGR_SWS_Msk

#define RCC_CFGR_SWS_Msk   (0x3UL << RCC_CFGR_SWS_Pos)

0x0000000C

◆ RCC_CFGR_SWS_PLL

#define RCC_CFGR_SWS_PLL   (0x0000000CU)

PLL used as system clock HPRE configuration

◆ RCC_CFGR_SWS_Pos

#define RCC_CFGR_SWS_Pos   (2U)

◆ RCC_CICR_CSSC

#define RCC_CICR_CSSC   RCC_CICR_CSSHSEC

◆ RCC_CICR_CSSHSEC

#define RCC_CICR_CSSHSEC   RCC_CICR_CSSHSEC_Msk

HSE Clock Security System Interrupt Clear

◆ RCC_CICR_CSSHSEC_Msk

#define RCC_CICR_CSSHSEC_Msk   (0x1UL << RCC_CICR_CSSHSEC_Pos)

0x00000100

◆ RCC_CICR_CSSHSEC_Pos

#define RCC_CICR_CSSHSEC_Pos   (8U)

◆ RCC_CICR_CSSLSEC

#define RCC_CICR_CSSLSEC   RCC_CICR_CSSLSEC_Msk

LSE Clock Security System Interrupt Clear

◆ RCC_CICR_CSSLSEC_Msk

#define RCC_CICR_CSSLSEC_Msk   (0x1UL << RCC_CICR_CSSLSEC_Pos)

0x00000080

◆ RCC_CICR_CSSLSEC_Pos

#define RCC_CICR_CSSLSEC_Pos   (7U)

◆ RCC_CICR_HSERDYC

#define RCC_CICR_HSERDYC   RCC_CICR_HSERDYC_Msk

HSE Ready Interrupt Clear

◆ RCC_CICR_HSERDYC_Msk

#define RCC_CICR_HSERDYC_Msk   (0x1UL << RCC_CICR_HSERDYC_Pos)

0x00000008

◆ RCC_CICR_HSERDYC_Pos

#define RCC_CICR_HSERDYC_Pos   (3U)

◆ RCC_CICR_HSI48RDYC

#define RCC_CICR_HSI48RDYC   RCC_CICR_HSI48RDYC_Msk

HSI48 Ready Interrupt Clear

◆ RCC_CICR_HSI48RDYC_Msk

#define RCC_CICR_HSI48RDYC_Msk   (0x1UL << RCC_CICR_HSI48RDYC_Pos)

0x00000040

◆ RCC_CICR_HSI48RDYC_Pos

#define RCC_CICR_HSI48RDYC_Pos   (6U)

◆ RCC_CICR_HSIRDYC

#define RCC_CICR_HSIRDYC   RCC_CICR_HSIRDYC_Msk

HSI Ready Interrupt Clear

◆ RCC_CICR_HSIRDYC_Msk

#define RCC_CICR_HSIRDYC_Msk   (0x1UL << RCC_CICR_HSIRDYC_Pos)

0x00000004

◆ RCC_CICR_HSIRDYC_Pos

#define RCC_CICR_HSIRDYC_Pos   (2U)

◆ RCC_CICR_LSECSSC

#define RCC_CICR_LSECSSC   RCC_CICR_CSSLSEC

◆ RCC_CICR_LSERDYC

#define RCC_CICR_LSERDYC   RCC_CICR_LSERDYC_Msk

LSE Ready Interrupt Clear

◆ RCC_CICR_LSERDYC_Msk

#define RCC_CICR_LSERDYC_Msk   (0x1UL << RCC_CICR_LSERDYC_Pos)

0x00000002

◆ RCC_CICR_LSERDYC_Pos

#define RCC_CICR_LSERDYC_Pos   (1U)

◆ RCC_CICR_LSIRDYC

#define RCC_CICR_LSIRDYC   RCC_CICR_LSIRDYC_Msk

LSI Ready Interrupt Clear

◆ RCC_CICR_LSIRDYC_Msk

#define RCC_CICR_LSIRDYC_Msk   (0x1UL << RCC_CICR_LSIRDYC_Pos)

0x00000001

◆ RCC_CICR_LSIRDYC_Pos

#define RCC_CICR_LSIRDYC_Pos   (0U)

◆ RCC_CICR_MSIRDYC

#define RCC_CICR_MSIRDYC   RCC_CICR_MSIRDYC_Msk

MSI Ready Interrupt Clear

◆ RCC_CICR_MSIRDYC_Msk

#define RCC_CICR_MSIRDYC_Msk   (0x1UL << RCC_CICR_MSIRDYC_Pos)

0x00000020

◆ RCC_CICR_MSIRDYC_Pos

#define RCC_CICR_MSIRDYC_Pos   (5U)

◆ RCC_CICR_PLLRDYC

#define RCC_CICR_PLLRDYC   RCC_CICR_PLLRDYC_Msk

PLL Ready Interrupt Clear

◆ RCC_CICR_PLLRDYC_Msk

#define RCC_CICR_PLLRDYC_Msk   (0x1UL << RCC_CICR_PLLRDYC_Pos)

0x00000010

◆ RCC_CICR_PLLRDYC_Pos

#define RCC_CICR_PLLRDYC_Pos   (4U)

◆ RCC_CIER_CSSLSE

#define RCC_CIER_CSSLSE   RCC_CIER_CSSLSE_Msk

LSE CSS Interrupt Enable

◆ RCC_CIER_CSSLSE_Msk

#define RCC_CIER_CSSLSE_Msk   (0x1UL << RCC_CIER_CSSLSE_Pos)

0x00000080

◆ RCC_CIER_CSSLSE_Pos

#define RCC_CIER_CSSLSE_Pos   (7U)

◆ RCC_CIER_HSERDYIE

#define RCC_CIER_HSERDYIE   RCC_CIER_HSERDYIE_Msk

HSE Ready Interrupt Enable

◆ RCC_CIER_HSERDYIE_Msk

#define RCC_CIER_HSERDYIE_Msk   (0x1UL << RCC_CIER_HSERDYIE_Pos)

0x00000008

◆ RCC_CIER_HSERDYIE_Pos

#define RCC_CIER_HSERDYIE_Pos   (3U)

◆ RCC_CIER_HSI48RDYIE

#define RCC_CIER_HSI48RDYIE   RCC_CIER_HSI48RDYIE_Msk

HSI48 Ready Interrupt Enable

◆ RCC_CIER_HSI48RDYIE_Msk

#define RCC_CIER_HSI48RDYIE_Msk   (0x1UL << RCC_CIER_HSI48RDYIE_Pos)

0x00000040

◆ RCC_CIER_HSI48RDYIE_Pos

#define RCC_CIER_HSI48RDYIE_Pos   (6U)

◆ RCC_CIER_HSIRDYIE

#define RCC_CIER_HSIRDYIE   RCC_CIER_HSIRDYIE_Msk

HSI Ready Interrupt Enable

◆ RCC_CIER_HSIRDYIE_Msk

#define RCC_CIER_HSIRDYIE_Msk   (0x1UL << RCC_CIER_HSIRDYIE_Pos)

0x00000004

◆ RCC_CIER_HSIRDYIE_Pos

#define RCC_CIER_HSIRDYIE_Pos   (2U)

◆ RCC_CIER_LSECSSIE

#define RCC_CIER_LSECSSIE   RCC_CIER_CSSLSE

****************** Bit definition for RCC_CIFR register

◆ RCC_CIER_LSERDYIE

#define RCC_CIER_LSERDYIE   RCC_CIER_LSERDYIE_Msk

LSE Ready Interrupt Enable

◆ RCC_CIER_LSERDYIE_Msk

#define RCC_CIER_LSERDYIE_Msk   (0x1UL << RCC_CIER_LSERDYIE_Pos)

0x00000002

◆ RCC_CIER_LSERDYIE_Pos

#define RCC_CIER_LSERDYIE_Pos   (1U)

◆ RCC_CIER_LSIRDYIE

#define RCC_CIER_LSIRDYIE   RCC_CIER_LSIRDYIE_Msk

LSI Ready Interrupt Enable

◆ RCC_CIER_LSIRDYIE_Msk

#define RCC_CIER_LSIRDYIE_Msk   (0x1UL << RCC_CIER_LSIRDYIE_Pos)

0x00000001

◆ RCC_CIER_LSIRDYIE_Pos

#define RCC_CIER_LSIRDYIE_Pos   (0U)

◆ RCC_CIER_MSIRDYIE

#define RCC_CIER_MSIRDYIE   RCC_CIER_MSIRDYIE_Msk

MSI Ready Interrupt Enable

◆ RCC_CIER_MSIRDYIE_Msk

#define RCC_CIER_MSIRDYIE_Msk   (0x1UL << RCC_CIER_MSIRDYIE_Pos)

0x00000020

◆ RCC_CIER_MSIRDYIE_Pos

#define RCC_CIER_MSIRDYIE_Pos   (5U)

◆ RCC_CIER_PLLRDYIE

#define RCC_CIER_PLLRDYIE   RCC_CIER_PLLRDYIE_Msk

PLL Ready Interrupt Enable

◆ RCC_CIER_PLLRDYIE_Msk

#define RCC_CIER_PLLRDYIE_Msk   (0x1UL << RCC_CIER_PLLRDYIE_Pos)

0x00000010

◆ RCC_CIER_PLLRDYIE_Pos

#define RCC_CIER_PLLRDYIE_Pos   (4U)

◆ RCC_CIFR_CSSF

#define RCC_CIFR_CSSF   RCC_CIFR_CSSHSEF

****************** Bit definition for RCC_CICR register

◆ RCC_CIFR_CSSHSEF

#define RCC_CIFR_CSSHSEF   RCC_CIFR_CSSHSEF_Msk

HSE Clock Security System Interrupt flag

◆ RCC_CIFR_CSSHSEF_Msk

#define RCC_CIFR_CSSHSEF_Msk   (0x1UL << RCC_CIFR_CSSHSEF_Pos)

0x00000100

◆ RCC_CIFR_CSSHSEF_Pos

#define RCC_CIFR_CSSHSEF_Pos   (8U)

◆ RCC_CIFR_CSSLSEF

#define RCC_CIFR_CSSLSEF   RCC_CIFR_CSSLSEF_Msk

LSE Clock Security System Interrupt flag

◆ RCC_CIFR_CSSLSEF_Msk

#define RCC_CIFR_CSSLSEF_Msk   (0x1UL << RCC_CIFR_CSSLSEF_Pos)

0x00000080

◆ RCC_CIFR_CSSLSEF_Pos

#define RCC_CIFR_CSSLSEF_Pos   (7U)

◆ RCC_CIFR_HSERDYF

#define RCC_CIFR_HSERDYF   RCC_CIFR_HSERDYF_Msk

HSE Ready Interrupt flag

◆ RCC_CIFR_HSERDYF_Msk

#define RCC_CIFR_HSERDYF_Msk   (0x1UL << RCC_CIFR_HSERDYF_Pos)

0x00000008

◆ RCC_CIFR_HSERDYF_Pos

#define RCC_CIFR_HSERDYF_Pos   (3U)

◆ RCC_CIFR_HSI48RDYF

#define RCC_CIFR_HSI48RDYF   RCC_CIFR_HSI48RDYF_Msk

HSI48 Ready Interrupt flag

◆ RCC_CIFR_HSI48RDYF_Msk

#define RCC_CIFR_HSI48RDYF_Msk   (0x1UL << RCC_CIFR_HSI48RDYF_Pos)

0x00000040

◆ RCC_CIFR_HSI48RDYF_Pos

#define RCC_CIFR_HSI48RDYF_Pos   (6U)

◆ RCC_CIFR_HSIRDYF

#define RCC_CIFR_HSIRDYF   RCC_CIFR_HSIRDYF_Msk

HSI Ready Interrupt flag

◆ RCC_CIFR_HSIRDYF_Msk

#define RCC_CIFR_HSIRDYF_Msk   (0x1UL << RCC_CIFR_HSIRDYF_Pos)

0x00000004

◆ RCC_CIFR_HSIRDYF_Pos

#define RCC_CIFR_HSIRDYF_Pos   (2U)

◆ RCC_CIFR_LSECSSF

#define RCC_CIFR_LSECSSF   RCC_CIFR_CSSLSEF

◆ RCC_CIFR_LSERDYF

#define RCC_CIFR_LSERDYF   RCC_CIFR_LSERDYF_Msk

LSE Ready Interrupt flag

◆ RCC_CIFR_LSERDYF_Msk

#define RCC_CIFR_LSERDYF_Msk   (0x1UL << RCC_CIFR_LSERDYF_Pos)

0x00000002

◆ RCC_CIFR_LSERDYF_Pos

#define RCC_CIFR_LSERDYF_Pos   (1U)

◆ RCC_CIFR_LSIRDYF

#define RCC_CIFR_LSIRDYF   RCC_CIFR_LSIRDYF_Msk

LSI Ready Interrupt flag

◆ RCC_CIFR_LSIRDYF_Msk

#define RCC_CIFR_LSIRDYF_Msk   (0x1UL << RCC_CIFR_LSIRDYF_Pos)

0x00000001

◆ RCC_CIFR_LSIRDYF_Pos

#define RCC_CIFR_LSIRDYF_Pos   (0U)

◆ RCC_CIFR_MSIRDYF

#define RCC_CIFR_MSIRDYF   RCC_CIFR_MSIRDYF_Msk

MSI Ready Interrupt flag

◆ RCC_CIFR_MSIRDYF_Msk

#define RCC_CIFR_MSIRDYF_Msk   (0x1UL << RCC_CIFR_MSIRDYF_Pos)

0x00000020

◆ RCC_CIFR_MSIRDYF_Pos

#define RCC_CIFR_MSIRDYF_Pos   (5U)

◆ RCC_CIFR_PLLRDYF

#define RCC_CIFR_PLLRDYF   RCC_CIFR_PLLRDYF_Msk

PLL Ready Interrupt flag

◆ RCC_CIFR_PLLRDYF_Msk

#define RCC_CIFR_PLLRDYF_Msk   (0x1UL << RCC_CIFR_PLLRDYF_Pos)

0x00000010

◆ RCC_CIFR_PLLRDYF_Pos

#define RCC_CIFR_PLLRDYF_Pos   (4U)

◆ RCC_CR_CSSHSEON

#define RCC_CR_CSSHSEON   RCC_CR_CSSHSEON_Msk

HSE Clock Security System enable

◆ RCC_CR_CSSHSEON_Msk

#define RCC_CR_CSSHSEON_Msk   (0x1UL << RCC_CR_CSSHSEON_Pos)

0x00080000

◆ RCC_CR_CSSHSEON_Pos

#define RCC_CR_CSSHSEON_Pos   (19U)

◆ RCC_CR_CSSON

#define RCC_CR_CSSON   RCC_CR_CSSHSEON

◆ RCC_CR_HSEBYP

#define RCC_CR_HSEBYP   RCC_CR_HSEBYP_Msk

External High Speed clock Bypass

◆ RCC_CR_HSEBYP_Msk

#define RCC_CR_HSEBYP_Msk   (0x1UL << RCC_CR_HSEBYP_Pos)

0x00040000

◆ RCC_CR_HSEBYP_Pos

#define RCC_CR_HSEBYP_Pos   (18U)

◆ RCC_CR_HSEON

#define RCC_CR_HSEON   RCC_CR_HSEON_Msk

External High Speed clock enable

◆ RCC_CR_HSEON_Msk

#define RCC_CR_HSEON_Msk   (0x1UL << RCC_CR_HSEON_Pos)

0x00010000

◆ RCC_CR_HSEON_Pos

#define RCC_CR_HSEON_Pos   (16U)

◆ RCC_CR_HSERDY

#define RCC_CR_HSERDY   RCC_CR_HSERDY_Msk

External High Speed clock ready flag

◆ RCC_CR_HSERDY_Msk

#define RCC_CR_HSERDY_Msk   (0x1UL << RCC_CR_HSERDY_Pos)

0x00020000

◆ RCC_CR_HSERDY_Pos

#define RCC_CR_HSERDY_Pos   (17U)

◆ RCC_CR_HSIDIVEN

#define RCC_CR_HSIDIVEN   RCC_CR_HSIDIVEN_Msk

Internal High Speed clock divider enable

◆ RCC_CR_HSIDIVEN_Msk

#define RCC_CR_HSIDIVEN_Msk   (0x1UL << RCC_CR_HSIDIVEN_Pos)

0x00000008

◆ RCC_CR_HSIDIVEN_Pos

#define RCC_CR_HSIDIVEN_Pos   (3U)

◆ RCC_CR_HSIDIVF

#define RCC_CR_HSIDIVF   RCC_CR_HSIDIVF_Msk

Internal High Speed clock divider flag

◆ RCC_CR_HSIDIVF_Msk

#define RCC_CR_HSIDIVF_Msk   (0x1UL << RCC_CR_HSIDIVF_Pos)

0x00000010

◆ RCC_CR_HSIDIVF_Pos

#define RCC_CR_HSIDIVF_Pos   (4U)

◆ RCC_CR_HSIKERON

#define RCC_CR_HSIKERON   RCC_CR_HSIKERON_Msk

Internal High Speed clock enable for some IPs Kernel

◆ RCC_CR_HSIKERON_Msk

#define RCC_CR_HSIKERON_Msk   (0x1UL << RCC_CR_HSIKERON_Pos)

0x00000002

◆ RCC_CR_HSIKERON_Pos

#define RCC_CR_HSIKERON_Pos   (1U)

◆ RCC_CR_HSION

#define RCC_CR_HSION   RCC_CR_HSION_Msk

Internal High Speed clock enable

◆ RCC_CR_HSION_Msk

#define RCC_CR_HSION_Msk   (0x1UL << RCC_CR_HSION_Pos)

0x00000001

◆ RCC_CR_HSION_Pos

#define RCC_CR_HSION_Pos   (0U)

◆ RCC_CR_HSIRDY

#define RCC_CR_HSIRDY   RCC_CR_HSIRDY_Msk

Internal High Speed clock ready flag

◆ RCC_CR_HSIRDY_Msk

#define RCC_CR_HSIRDY_Msk   (0x1UL << RCC_CR_HSIRDY_Pos)

0x00000004

◆ RCC_CR_HSIRDY_Pos

#define RCC_CR_HSIRDY_Pos   (2U)

◆ RCC_CR_MSION

#define RCC_CR_MSION   RCC_CR_MSION_Msk

Internal Multi Speed clock enable

◆ RCC_CR_MSION_Msk

#define RCC_CR_MSION_Msk   (0x1UL << RCC_CR_MSION_Pos)

0x00000100

◆ RCC_CR_MSION_Pos

#define RCC_CR_MSION_Pos   (8U)

◆ RCC_CR_MSIRDY

#define RCC_CR_MSIRDY   RCC_CR_MSIRDY_Msk

Internal Multi Speed clock ready flag

◆ RCC_CR_MSIRDY_Msk

#define RCC_CR_MSIRDY_Msk   (0x1UL << RCC_CR_MSIRDY_Pos)

0x00000200

◆ RCC_CR_MSIRDY_Pos

#define RCC_CR_MSIRDY_Pos   (9U)

◆ RCC_CR_PLLON

#define RCC_CR_PLLON   RCC_CR_PLLON_Msk

PLL enable

◆ RCC_CR_PLLON_Msk

#define RCC_CR_PLLON_Msk   (0x1UL << RCC_CR_PLLON_Pos)

0x01000000

◆ RCC_CR_PLLON_Pos

#define RCC_CR_PLLON_Pos   (24U)

◆ RCC_CR_PLLRDY

#define RCC_CR_PLLRDY   RCC_CR_PLLRDY_Msk

PLL clock ready flag

◆ RCC_CR_PLLRDY_Msk

#define RCC_CR_PLLRDY_Msk   (0x1UL << RCC_CR_PLLRDY_Pos)

0x02000000

◆ RCC_CR_PLLRDY_Pos

#define RCC_CR_PLLRDY_Pos   (25U)

◆ RCC_CR_RTCPRE

#define RCC_CR_RTCPRE   RCC_CR_RTCPRE_Msk

RTC/LCD prescaler [1:0] bits

◆ RCC_CR_RTCPRE_0

#define RCC_CR_RTCPRE_0   (0x1UL << RCC_CR_RTCPRE_Pos)

0x00100000

◆ RCC_CR_RTCPRE_1

#define RCC_CR_RTCPRE_1   (0x2UL << RCC_CR_RTCPRE_Pos)

0x00200000

◆ RCC_CR_RTCPRE_Msk

#define RCC_CR_RTCPRE_Msk   (0x3UL << RCC_CR_RTCPRE_Pos)

0x00300000

◆ RCC_CR_RTCPRE_Pos

#define RCC_CR_RTCPRE_Pos   (20U)

◆ RCC_CRRCR_HSI48CAL

#define RCC_CRRCR_HSI48CAL   RCC_CRRCR_HSI48CAL_Msk

HSI 48MHz clock Calibration

◆ RCC_CRRCR_HSI48CAL_Msk

#define RCC_CRRCR_HSI48CAL_Msk   (0xFFUL << RCC_CRRCR_HSI48CAL_Pos)

0x0000FF00

◆ RCC_CRRCR_HSI48CAL_Pos

#define RCC_CRRCR_HSI48CAL_Pos   (8U)

◆ RCC_CRRCR_HSI48ON

#define RCC_CRRCR_HSI48ON   RCC_CRRCR_HSI48ON_Msk

HSI 48MHz clock enable

◆ RCC_CRRCR_HSI48ON_Msk

#define RCC_CRRCR_HSI48ON_Msk   (0x1UL << RCC_CRRCR_HSI48ON_Pos)

0x00000001

◆ RCC_CRRCR_HSI48ON_Pos

#define RCC_CRRCR_HSI48ON_Pos   (0U)

◆ RCC_CRRCR_HSI48RDY

#define RCC_CRRCR_HSI48RDY   RCC_CRRCR_HSI48RDY_Msk

HSI 48MHz clock ready flag

◆ RCC_CRRCR_HSI48RDY_Msk

#define RCC_CRRCR_HSI48RDY_Msk   (0x1UL << RCC_CRRCR_HSI48RDY_Pos)

0x00000002

◆ RCC_CRRCR_HSI48RDY_Pos

#define RCC_CRRCR_HSI48RDY_Pos   (1U)

◆ RCC_CSR_FWRSTF

#define RCC_CSR_FWRSTF   RCC_CSR_FWRSTF_Msk

Mifare Firewall reset flag

◆ RCC_CSR_FWRSTF_Msk

#define RCC_CSR_FWRSTF_Msk   (0x1UL << RCC_CSR_FWRSTF_Pos)

0x01000000

◆ RCC_CSR_FWRSTF_Pos

#define RCC_CSR_FWRSTF_Pos   (24U)

◆ RCC_CSR_IWDGRSTF

#define RCC_CSR_IWDGRSTF   RCC_CSR_IWDGRSTF_Msk

Independent Watchdog reset flag

◆ RCC_CSR_IWDGRSTF_Msk

#define RCC_CSR_IWDGRSTF_Msk   (0x1UL << RCC_CSR_IWDGRSTF_Pos)

0x20000000

◆ RCC_CSR_IWDGRSTF_Pos

#define RCC_CSR_IWDGRSTF_Pos   (29U)

◆ RCC_CSR_LPWRRSTF

#define RCC_CSR_LPWRRSTF   RCC_CSR_LPWRRSTF_Msk

Low-Power reset flag

◆ RCC_CSR_LPWRRSTF_Msk

#define RCC_CSR_LPWRRSTF_Msk   (0x1UL << RCC_CSR_LPWRRSTF_Pos)

0x80000000

◆ RCC_CSR_LPWRRSTF_Pos

#define RCC_CSR_LPWRRSTF_Pos   (31U)

◆ RCC_CSR_LSEBYP

#define RCC_CSR_LSEBYP   RCC_CSR_LSEBYP_Msk

External Low Speed oscillator Bypass

◆ RCC_CSR_LSEBYP_Msk

#define RCC_CSR_LSEBYP_Msk   (0x1UL << RCC_CSR_LSEBYP_Pos)

0x00000400

◆ RCC_CSR_LSEBYP_Pos

#define RCC_CSR_LSEBYP_Pos   (10U)

◆ RCC_CSR_LSECSSD

#define RCC_CSR_LSECSSD   RCC_CSR_LSECSSD_Msk

External Low Speed oscillator CSS Detected RTC congiguration

◆ RCC_CSR_LSECSSD_Msk

#define RCC_CSR_LSECSSD_Msk   (0x1UL << RCC_CSR_LSECSSD_Pos)

0x00004000

◆ RCC_CSR_LSECSSD_Pos

#define RCC_CSR_LSECSSD_Pos   (14U)

◆ RCC_CSR_LSECSSON

#define RCC_CSR_LSECSSON   RCC_CSR_LSECSSON_Msk

External Low Speed oscillator CSS Enable

◆ RCC_CSR_LSECSSON_Msk

#define RCC_CSR_LSECSSON_Msk   (0x1UL << RCC_CSR_LSECSSON_Pos)

0x00002000

◆ RCC_CSR_LSECSSON_Pos

#define RCC_CSR_LSECSSON_Pos   (13U)

◆ RCC_CSR_LSEDRV

#define RCC_CSR_LSEDRV   RCC_CSR_LSEDRV_Msk

LSEDRV[1:0] bits (LSE Osc. drive capability)

◆ RCC_CSR_LSEDRV_0

#define RCC_CSR_LSEDRV_0   (0x1UL << RCC_CSR_LSEDRV_Pos)

0x00000800

◆ RCC_CSR_LSEDRV_1

#define RCC_CSR_LSEDRV_1   (0x2UL << RCC_CSR_LSEDRV_Pos)

0x00001000

◆ RCC_CSR_LSEDRV_Msk

#define RCC_CSR_LSEDRV_Msk   (0x3UL << RCC_CSR_LSEDRV_Pos)

0x00001800

◆ RCC_CSR_LSEDRV_Pos

#define RCC_CSR_LSEDRV_Pos   (11U)

◆ RCC_CSR_LSEON

#define RCC_CSR_LSEON   RCC_CSR_LSEON_Msk

External Low Speed oscillator enable

◆ RCC_CSR_LSEON_Msk

#define RCC_CSR_LSEON_Msk   (0x1UL << RCC_CSR_LSEON_Pos)

0x00000100

◆ RCC_CSR_LSEON_Pos

#define RCC_CSR_LSEON_Pos   (8U)

◆ RCC_CSR_LSERDY

#define RCC_CSR_LSERDY   RCC_CSR_LSERDY_Msk

External Low Speed oscillator Ready

◆ RCC_CSR_LSERDY_Msk

#define RCC_CSR_LSERDY_Msk   (0x1UL << RCC_CSR_LSERDY_Pos)

0x00000200

◆ RCC_CSR_LSERDY_Pos

#define RCC_CSR_LSERDY_Pos   (9U)

◆ RCC_CSR_LSION

#define RCC_CSR_LSION   RCC_CSR_LSION_Msk

Internal Low Speed oscillator enable

◆ RCC_CSR_LSION_Msk

#define RCC_CSR_LSION_Msk   (0x1UL << RCC_CSR_LSION_Pos)

0x00000001

◆ RCC_CSR_LSION_Pos

#define RCC_CSR_LSION_Pos   (0U)

◆ RCC_CSR_LSIRDY

#define RCC_CSR_LSIRDY   RCC_CSR_LSIRDY_Msk

Internal Low Speed oscillator Ready

◆ RCC_CSR_LSIRDY_Msk

#define RCC_CSR_LSIRDY_Msk   (0x1UL << RCC_CSR_LSIRDY_Pos)

0x00000002

◆ RCC_CSR_LSIRDY_Pos

#define RCC_CSR_LSIRDY_Pos   (1U)

◆ RCC_CSR_OBL

#define RCC_CSR_OBL   RCC_CSR_OBLRSTF

OBL reset flag

◆ RCC_CSR_OBLRSTF

#define RCC_CSR_OBLRSTF   RCC_CSR_OBLRSTF_Msk

OBL reset flag

◆ RCC_CSR_OBLRSTF_Msk

#define RCC_CSR_OBLRSTF_Msk   (0x1UL << RCC_CSR_OBLRSTF_Pos)

0x02000000

◆ RCC_CSR_OBLRSTF_Pos

#define RCC_CSR_OBLRSTF_Pos   (25U)

◆ RCC_CSR_PINRSTF

#define RCC_CSR_PINRSTF   RCC_CSR_PINRSTF_Msk

PIN reset flag

◆ RCC_CSR_PINRSTF_Msk

#define RCC_CSR_PINRSTF_Msk   (0x1UL << RCC_CSR_PINRSTF_Pos)

0x04000000

◆ RCC_CSR_PINRSTF_Pos

#define RCC_CSR_PINRSTF_Pos   (26U)

◆ RCC_CSR_PORRSTF

#define RCC_CSR_PORRSTF   RCC_CSR_PORRSTF_Msk

POR/PDR reset flag

◆ RCC_CSR_PORRSTF_Msk

#define RCC_CSR_PORRSTF_Msk   (0x1UL << RCC_CSR_PORRSTF_Pos)

0x08000000

◆ RCC_CSR_PORRSTF_Pos

#define RCC_CSR_PORRSTF_Pos   (27U)

◆ RCC_CSR_RMVF

#define RCC_CSR_RMVF   RCC_CSR_RMVF_Msk

Remove reset flag

◆ RCC_CSR_RMVF_Msk

#define RCC_CSR_RMVF_Msk   (0x1UL << RCC_CSR_RMVF_Pos)

0x00800000

◆ RCC_CSR_RMVF_Pos

#define RCC_CSR_RMVF_Pos   (23U)

◆ RCC_CSR_RTCEN

#define RCC_CSR_RTCEN   RCC_CSR_RTCEN_Msk

RTC clock enable

◆ RCC_CSR_RTCEN_Msk

#define RCC_CSR_RTCEN_Msk   (0x1UL << RCC_CSR_RTCEN_Pos)

0x00040000

◆ RCC_CSR_RTCEN_Pos

#define RCC_CSR_RTCEN_Pos   (18U)

◆ RCC_CSR_RTCRST

#define RCC_CSR_RTCRST   RCC_CSR_RTCRST_Msk

RTC software reset

◆ RCC_CSR_RTCRST_Msk

#define RCC_CSR_RTCRST_Msk   (0x1UL << RCC_CSR_RTCRST_Pos)

0x00080000

◆ RCC_CSR_RTCRST_Pos

#define RCC_CSR_RTCRST_Pos   (19U)

◆ RCC_CSR_RTCSEL

#define RCC_CSR_RTCSEL   RCC_CSR_RTCSEL_Msk

RTCSEL[1:0] bits (RTC clock source selection)

◆ RCC_CSR_RTCSEL_0

#define RCC_CSR_RTCSEL_0   (0x1UL << RCC_CSR_RTCSEL_Pos)

0x00010000

◆ RCC_CSR_RTCSEL_1

#define RCC_CSR_RTCSEL_1   (0x2UL << RCC_CSR_RTCSEL_Pos)

0x00020000

◆ RCC_CSR_RTCSEL_HSE

#define RCC_CSR_RTCSEL_HSE   RCC_CSR_RTCSEL_HSE_Msk

HSE oscillator clock used as RTC clock

◆ RCC_CSR_RTCSEL_HSE_Msk

#define RCC_CSR_RTCSEL_HSE_Msk   (0x3UL << RCC_CSR_RTCSEL_HSE_Pos)

0x00030000

◆ RCC_CSR_RTCSEL_HSE_Pos

#define RCC_CSR_RTCSEL_HSE_Pos   (16U)

◆ RCC_CSR_RTCSEL_LSE

#define RCC_CSR_RTCSEL_LSE   RCC_CSR_RTCSEL_LSE_Msk

LSE oscillator clock used as RTC clock

◆ RCC_CSR_RTCSEL_LSE_Msk

#define RCC_CSR_RTCSEL_LSE_Msk   (0x1UL << RCC_CSR_RTCSEL_LSE_Pos)

0x00010000

◆ RCC_CSR_RTCSEL_LSE_Pos

#define RCC_CSR_RTCSEL_LSE_Pos   (16U)

◆ RCC_CSR_RTCSEL_LSI

#define RCC_CSR_RTCSEL_LSI   RCC_CSR_RTCSEL_LSI_Msk

LSI oscillator clock used as RTC clock

◆ RCC_CSR_RTCSEL_LSI_Msk

#define RCC_CSR_RTCSEL_LSI_Msk   (0x1UL << RCC_CSR_RTCSEL_LSI_Pos)

0x00020000

◆ RCC_CSR_RTCSEL_LSI_Pos

#define RCC_CSR_RTCSEL_LSI_Pos   (17U)

◆ RCC_CSR_RTCSEL_Msk

#define RCC_CSR_RTCSEL_Msk   (0x3UL << RCC_CSR_RTCSEL_Pos)

0x00030000

◆ RCC_CSR_RTCSEL_NOCLOCK

#define RCC_CSR_RTCSEL_NOCLOCK   (0x00000000U)

No clock

◆ RCC_CSR_RTCSEL_Pos

#define RCC_CSR_RTCSEL_Pos   (16U)

◆ RCC_CSR_SFTRSTF

#define RCC_CSR_SFTRSTF   RCC_CSR_SFTRSTF_Msk

Software Reset flag

◆ RCC_CSR_SFTRSTF_Msk

#define RCC_CSR_SFTRSTF_Msk   (0x1UL << RCC_CSR_SFTRSTF_Pos)

0x10000000

◆ RCC_CSR_SFTRSTF_Pos

#define RCC_CSR_SFTRSTF_Pos   (28U)

◆ RCC_CSR_WWDGRSTF

#define RCC_CSR_WWDGRSTF   RCC_CSR_WWDGRSTF_Msk

Window watchdog reset flag

◆ RCC_CSR_WWDGRSTF_Msk

#define RCC_CSR_WWDGRSTF_Msk   (0x1UL << RCC_CSR_WWDGRSTF_Pos)

0x40000000

◆ RCC_CSR_WWDGRSTF_Pos

#define RCC_CSR_WWDGRSTF_Pos   (30U)

◆ RCC_HSECSS_SUPPORT

#define RCC_HSECSS_SUPPORT

HSE CSS feature activation support

◆ RCC_HSI48_SUPPORT

#define RCC_HSI48_SUPPORT

HSI48 feature support

◆ RCC_ICSCR_HSICAL

#define RCC_ICSCR_HSICAL   RCC_ICSCR_HSICAL_Msk

Internal High Speed clock Calibration

◆ RCC_ICSCR_HSICAL_Msk

#define RCC_ICSCR_HSICAL_Msk   (0xFFUL << RCC_ICSCR_HSICAL_Pos)

0x000000FF

◆ RCC_ICSCR_HSICAL_Pos

#define RCC_ICSCR_HSICAL_Pos   (0U)

◆ RCC_ICSCR_HSITRIM

#define RCC_ICSCR_HSITRIM   RCC_ICSCR_HSITRIM_Msk

Internal High Speed clock trimming

◆ RCC_ICSCR_HSITRIM_Msk

#define RCC_ICSCR_HSITRIM_Msk   (0x1FUL << RCC_ICSCR_HSITRIM_Pos)

0x00001F00

◆ RCC_ICSCR_HSITRIM_Pos

#define RCC_ICSCR_HSITRIM_Pos   (8U)

◆ RCC_ICSCR_MSICAL

#define RCC_ICSCR_MSICAL   RCC_ICSCR_MSICAL_Msk

Internal Multi Speed clock Calibration

◆ RCC_ICSCR_MSICAL_Msk

#define RCC_ICSCR_MSICAL_Msk   (0xFFUL << RCC_ICSCR_MSICAL_Pos)

0x00FF0000

◆ RCC_ICSCR_MSICAL_Pos

#define RCC_ICSCR_MSICAL_Pos   (16U)

◆ RCC_ICSCR_MSIRANGE

#define RCC_ICSCR_MSIRANGE   RCC_ICSCR_MSIRANGE_Msk

Internal Multi Speed clock Range

◆ RCC_ICSCR_MSIRANGE_0

#define RCC_ICSCR_MSIRANGE_0   (0x0UL << RCC_ICSCR_MSIRANGE_Pos)

0x00000000

◆ RCC_ICSCR_MSIRANGE_1

#define RCC_ICSCR_MSIRANGE_1   (0x1UL << RCC_ICSCR_MSIRANGE_Pos)

0x00002000

◆ RCC_ICSCR_MSIRANGE_2

#define RCC_ICSCR_MSIRANGE_2   (0x2UL << RCC_ICSCR_MSIRANGE_Pos)

0x00004000

◆ RCC_ICSCR_MSIRANGE_3

#define RCC_ICSCR_MSIRANGE_3   (0x3UL << RCC_ICSCR_MSIRANGE_Pos)

0x00006000

◆ RCC_ICSCR_MSIRANGE_4

#define RCC_ICSCR_MSIRANGE_4   (0x4UL << RCC_ICSCR_MSIRANGE_Pos)

0x00008000

◆ RCC_ICSCR_MSIRANGE_5

#define RCC_ICSCR_MSIRANGE_5   (0x5UL << RCC_ICSCR_MSIRANGE_Pos)

0x0000A000

◆ RCC_ICSCR_MSIRANGE_6

#define RCC_ICSCR_MSIRANGE_6   (0x6UL << RCC_ICSCR_MSIRANGE_Pos)

0x0000C000

◆ RCC_ICSCR_MSIRANGE_Msk

#define RCC_ICSCR_MSIRANGE_Msk   (0x7UL << RCC_ICSCR_MSIRANGE_Pos)

0x0000E000

◆ RCC_ICSCR_MSIRANGE_Pos

#define RCC_ICSCR_MSIRANGE_Pos   (13U)

◆ RCC_ICSCR_MSITRIM

#define RCC_ICSCR_MSITRIM   RCC_ICSCR_MSITRIM_Msk

Internal Multi Speed clock trimming

◆ RCC_ICSCR_MSITRIM_Msk

#define RCC_ICSCR_MSITRIM_Msk   (0xFFUL << RCC_ICSCR_MSITRIM_Pos)

0xFF000000

◆ RCC_ICSCR_MSITRIM_Pos

#define RCC_ICSCR_MSITRIM_Pos   (24U)

◆ RCC_IOPENR_GPIOAEN

#define RCC_IOPENR_GPIOAEN   RCC_IOPENR_IOPAEN

GPIO port A clock enable

◆ RCC_IOPENR_GPIOBEN

#define RCC_IOPENR_GPIOBEN   RCC_IOPENR_IOPBEN

GPIO port B clock enable

◆ RCC_IOPENR_GPIOCEN

#define RCC_IOPENR_GPIOCEN   RCC_IOPENR_IOPCEN

GPIO port C clock enable

◆ RCC_IOPENR_GPIODEN

#define RCC_IOPENR_GPIODEN   RCC_IOPENR_IOPDEN

GPIO port D clock enable

◆ RCC_IOPENR_GPIOHEN

#define RCC_IOPENR_GPIOHEN   RCC_IOPENR_IOPHEN

GPIO port H clock enable

◆ RCC_IOPENR_IOPAEN

#define RCC_IOPENR_IOPAEN   RCC_IOPENR_IOPAEN_Msk

GPIO port A clock enable

◆ RCC_IOPENR_IOPAEN_Msk

#define RCC_IOPENR_IOPAEN_Msk   (0x1UL << RCC_IOPENR_IOPAEN_Pos)

0x00000001

◆ RCC_IOPENR_IOPAEN_Pos

#define RCC_IOPENR_IOPAEN_Pos   (0U)

◆ RCC_IOPENR_IOPBEN

#define RCC_IOPENR_IOPBEN   RCC_IOPENR_IOPBEN_Msk

GPIO port B clock enable

◆ RCC_IOPENR_IOPBEN_Msk

#define RCC_IOPENR_IOPBEN_Msk   (0x1UL << RCC_IOPENR_IOPBEN_Pos)

0x00000002

◆ RCC_IOPENR_IOPBEN_Pos

#define RCC_IOPENR_IOPBEN_Pos   (1U)

◆ RCC_IOPENR_IOPCEN

#define RCC_IOPENR_IOPCEN   RCC_IOPENR_IOPCEN_Msk

GPIO port C clock enable

◆ RCC_IOPENR_IOPCEN_Msk

#define RCC_IOPENR_IOPCEN_Msk   (0x1UL << RCC_IOPENR_IOPCEN_Pos)

0x00000004

◆ RCC_IOPENR_IOPCEN_Pos

#define RCC_IOPENR_IOPCEN_Pos   (2U)

◆ RCC_IOPENR_IOPDEN

#define RCC_IOPENR_IOPDEN   RCC_IOPENR_IOPDEN_Msk

GPIO port D clock enable

◆ RCC_IOPENR_IOPDEN_Msk

#define RCC_IOPENR_IOPDEN_Msk   (0x1UL << RCC_IOPENR_IOPDEN_Pos)

0x00000008

◆ RCC_IOPENR_IOPDEN_Pos

#define RCC_IOPENR_IOPDEN_Pos   (3U)

◆ RCC_IOPENR_IOPHEN

#define RCC_IOPENR_IOPHEN   RCC_IOPENR_IOPHEN_Msk

GPIO port H clock enable

◆ RCC_IOPENR_IOPHEN_Msk

#define RCC_IOPENR_IOPHEN_Msk   (0x1UL << RCC_IOPENR_IOPHEN_Pos)

0x00000080

◆ RCC_IOPENR_IOPHEN_Pos

#define RCC_IOPENR_IOPHEN_Pos   (7U)

◆ RCC_IOPRSTR_GPIOARST

#define RCC_IOPRSTR_GPIOARST   RCC_IOPRSTR_IOPARST

GPIO port A reset

◆ RCC_IOPRSTR_GPIOBRST

#define RCC_IOPRSTR_GPIOBRST   RCC_IOPRSTR_IOPBRST

GPIO port B reset

◆ RCC_IOPRSTR_GPIOCRST

#define RCC_IOPRSTR_GPIOCRST   RCC_IOPRSTR_IOPCRST

GPIO port C reset

◆ RCC_IOPRSTR_GPIODRST

#define RCC_IOPRSTR_GPIODRST   RCC_IOPRSTR_IOPDRST

GPIO port D reset

◆ RCC_IOPRSTR_GPIOHRST

#define RCC_IOPRSTR_GPIOHRST   RCC_IOPRSTR_IOPHRST

GPIO port H reset

◆ RCC_IOPRSTR_IOPARST

#define RCC_IOPRSTR_IOPARST   RCC_IOPRSTR_IOPARST_Msk

GPIO port A reset

◆ RCC_IOPRSTR_IOPARST_Msk

#define RCC_IOPRSTR_IOPARST_Msk   (0x1UL << RCC_IOPRSTR_IOPARST_Pos)

0x00000001

◆ RCC_IOPRSTR_IOPARST_Pos

#define RCC_IOPRSTR_IOPARST_Pos   (0U)

◆ RCC_IOPRSTR_IOPBRST

#define RCC_IOPRSTR_IOPBRST   RCC_IOPRSTR_IOPBRST_Msk

GPIO port B reset

◆ RCC_IOPRSTR_IOPBRST_Msk

#define RCC_IOPRSTR_IOPBRST_Msk   (0x1UL << RCC_IOPRSTR_IOPBRST_Pos)

0x00000002

◆ RCC_IOPRSTR_IOPBRST_Pos

#define RCC_IOPRSTR_IOPBRST_Pos   (1U)

◆ RCC_IOPRSTR_IOPCRST

#define RCC_IOPRSTR_IOPCRST   RCC_IOPRSTR_IOPCRST_Msk

GPIO port C reset

◆ RCC_IOPRSTR_IOPCRST_Msk

#define RCC_IOPRSTR_IOPCRST_Msk   (0x1UL << RCC_IOPRSTR_IOPCRST_Pos)

0x00000004

◆ RCC_IOPRSTR_IOPCRST_Pos

#define RCC_IOPRSTR_IOPCRST_Pos   (2U)

◆ RCC_IOPRSTR_IOPDRST

#define RCC_IOPRSTR_IOPDRST   RCC_IOPRSTR_IOPDRST_Msk

GPIO port D reset

◆ RCC_IOPRSTR_IOPDRST_Msk

#define RCC_IOPRSTR_IOPDRST_Msk   (0x1UL << RCC_IOPRSTR_IOPDRST_Pos)

0x00000008

◆ RCC_IOPRSTR_IOPDRST_Pos

#define RCC_IOPRSTR_IOPDRST_Pos   (3U)

◆ RCC_IOPRSTR_IOPHRST

#define RCC_IOPRSTR_IOPHRST   RCC_IOPRSTR_IOPHRST_Msk

GPIO port H reset

◆ RCC_IOPRSTR_IOPHRST_Msk

#define RCC_IOPRSTR_IOPHRST_Msk   (0x1UL << RCC_IOPRSTR_IOPHRST_Pos)

0x00000080

◆ RCC_IOPRSTR_IOPHRST_Pos

#define RCC_IOPRSTR_IOPHRST_Pos   (7U)

◆ RCC_IOPSMENR_GPIOASMEN

#define RCC_IOPSMENR_GPIOASMEN   RCC_IOPSMENR_IOPASMEN

GPIO port A clock enabled in sleep mode

◆ RCC_IOPSMENR_GPIOBSMEN

#define RCC_IOPSMENR_GPIOBSMEN   RCC_IOPSMENR_IOPBSMEN

GPIO port B clock enabled in sleep mode

◆ RCC_IOPSMENR_GPIOCSMEN

#define RCC_IOPSMENR_GPIOCSMEN   RCC_IOPSMENR_IOPCSMEN

GPIO port C clock enabled in sleep mode

◆ RCC_IOPSMENR_GPIODSMEN

#define RCC_IOPSMENR_GPIODSMEN   RCC_IOPSMENR_IOPDSMEN

GPIO port D clock enabled in sleep mode

◆ RCC_IOPSMENR_GPIOHSMEN

#define RCC_IOPSMENR_GPIOHSMEN   RCC_IOPSMENR_IOPHSMEN

GPIO port H clock enabled in sleep mode

◆ RCC_IOPSMENR_IOPASMEN

#define RCC_IOPSMENR_IOPASMEN   RCC_IOPSMENR_IOPASMEN_Msk

GPIO port A clock enabled in sleep mode

◆ RCC_IOPSMENR_IOPASMEN_Msk

#define RCC_IOPSMENR_IOPASMEN_Msk   (0x1UL << RCC_IOPSMENR_IOPASMEN_Pos)

0x00000001

◆ RCC_IOPSMENR_IOPASMEN_Pos

#define RCC_IOPSMENR_IOPASMEN_Pos   (0U)

◆ RCC_IOPSMENR_IOPBSMEN

#define RCC_IOPSMENR_IOPBSMEN   RCC_IOPSMENR_IOPBSMEN_Msk

GPIO port B clock enabled in sleep mode

◆ RCC_IOPSMENR_IOPBSMEN_Msk

#define RCC_IOPSMENR_IOPBSMEN_Msk   (0x1UL << RCC_IOPSMENR_IOPBSMEN_Pos)

0x00000002

◆ RCC_IOPSMENR_IOPBSMEN_Pos

#define RCC_IOPSMENR_IOPBSMEN_Pos   (1U)

◆ RCC_IOPSMENR_IOPCSMEN

#define RCC_IOPSMENR_IOPCSMEN   RCC_IOPSMENR_IOPCSMEN_Msk

GPIO port C clock enabled in sleep mode

◆ RCC_IOPSMENR_IOPCSMEN_Msk

#define RCC_IOPSMENR_IOPCSMEN_Msk   (0x1UL << RCC_IOPSMENR_IOPCSMEN_Pos)

0x00000004

◆ RCC_IOPSMENR_IOPCSMEN_Pos

#define RCC_IOPSMENR_IOPCSMEN_Pos   (2U)

◆ RCC_IOPSMENR_IOPDSMEN

#define RCC_IOPSMENR_IOPDSMEN   RCC_IOPSMENR_IOPDSMEN_Msk

GPIO port D clock enabled in sleep mode

◆ RCC_IOPSMENR_IOPDSMEN_Msk

#define RCC_IOPSMENR_IOPDSMEN_Msk   (0x1UL << RCC_IOPSMENR_IOPDSMEN_Pos)

0x00000008

◆ RCC_IOPSMENR_IOPDSMEN_Pos

#define RCC_IOPSMENR_IOPDSMEN_Pos   (3U)

◆ RCC_IOPSMENR_IOPHSMEN

#define RCC_IOPSMENR_IOPHSMEN   RCC_IOPSMENR_IOPHSMEN_Msk

GPIO port H clock enabled in sleep mode

◆ RCC_IOPSMENR_IOPHSMEN_Msk

#define RCC_IOPSMENR_IOPHSMEN_Msk   (0x1UL << RCC_IOPSMENR_IOPHSMEN_Pos)

0x00000080

◆ RCC_IOPSMENR_IOPHSMEN_Pos

#define RCC_IOPSMENR_IOPHSMEN_Pos   (7U)

◆ RCC_MCO3_AF0_SUPPORT

#define RCC_MCO3_AF0_SUPPORT

Support MCO3 on Alternate Function AF2

◆ RCC_MCO3_SUPPORT

#define RCC_MCO3_SUPPORT

Support MCO3

◆ RNG_CR_IE

#define RNG_CR_IE   RNG_CR_IE_Msk

◆ RNG_CR_IE_Msk

#define RNG_CR_IE_Msk   (0x1UL << RNG_CR_IE_Pos)

0x00000008

◆ RNG_CR_IE_Pos

#define RNG_CR_IE_Pos   (3U)

◆ RNG_CR_RNGEN

#define RNG_CR_RNGEN   RNG_CR_RNGEN_Msk

◆ RNG_CR_RNGEN_Msk

#define RNG_CR_RNGEN_Msk   (0x1UL << RNG_CR_RNGEN_Pos)

0x00000004

◆ RNG_CR_RNGEN_Pos

#define RNG_CR_RNGEN_Pos   (2U)

◆ RNG_SR_CECS

#define RNG_SR_CECS   RNG_SR_CECS_Msk

◆ RNG_SR_CECS_Msk

#define RNG_SR_CECS_Msk   (0x1UL << RNG_SR_CECS_Pos)

0x00000002

◆ RNG_SR_CECS_Pos

#define RNG_SR_CECS_Pos   (1U)

◆ RNG_SR_CEIS

#define RNG_SR_CEIS   RNG_SR_CEIS_Msk

◆ RNG_SR_CEIS_Msk

#define RNG_SR_CEIS_Msk   (0x1UL << RNG_SR_CEIS_Pos)

0x00000020

◆ RNG_SR_CEIS_Pos

#define RNG_SR_CEIS_Pos   (5U)

◆ RNG_SR_DRDY

#define RNG_SR_DRDY   RNG_SR_DRDY_Msk

◆ RNG_SR_DRDY_Msk

#define RNG_SR_DRDY_Msk   (0x1UL << RNG_SR_DRDY_Pos)

0x00000001

◆ RNG_SR_DRDY_Pos

#define RNG_SR_DRDY_Pos   (0U)

◆ RNG_SR_SECS

#define RNG_SR_SECS   RNG_SR_SECS_Msk

◆ RNG_SR_SECS_Msk

#define RNG_SR_SECS_Msk   (0x1UL << RNG_SR_SECS_Pos)

0x00000004

◆ RNG_SR_SECS_Pos

#define RNG_SR_SECS_Pos   (2U)

◆ RNG_SR_SEIS

#define RNG_SR_SEIS   RNG_SR_SEIS_Msk

◆ RNG_SR_SEIS_Msk

#define RNG_SR_SEIS_Msk   (0x1UL << RNG_SR_SEIS_Pos)

0x00000040

◆ RNG_SR_SEIS_Pos

#define RNG_SR_SEIS_Pos   (6U)

◆ RTC_ALRMAR_DT

#define RTC_ALRMAR_DT   RTC_ALRMAR_DT_Msk

◆ RTC_ALRMAR_DT_0

#define RTC_ALRMAR_DT_0   (0x1UL << RTC_ALRMAR_DT_Pos)

0x10000000

◆ RTC_ALRMAR_DT_1

#define RTC_ALRMAR_DT_1   (0x2UL << RTC_ALRMAR_DT_Pos)

0x20000000

◆ RTC_ALRMAR_DT_Msk

#define RTC_ALRMAR_DT_Msk   (0x3UL << RTC_ALRMAR_DT_Pos)

0x30000000

◆ RTC_ALRMAR_DT_Pos

#define RTC_ALRMAR_DT_Pos   (28U)

◆ RTC_ALRMAR_DU

#define RTC_ALRMAR_DU   RTC_ALRMAR_DU_Msk

◆ RTC_ALRMAR_DU_0

#define RTC_ALRMAR_DU_0   (0x1UL << RTC_ALRMAR_DU_Pos)

0x01000000

◆ RTC_ALRMAR_DU_1

#define RTC_ALRMAR_DU_1   (0x2UL << RTC_ALRMAR_DU_Pos)

0x02000000

◆ RTC_ALRMAR_DU_2

#define RTC_ALRMAR_DU_2   (0x4UL << RTC_ALRMAR_DU_Pos)

0x04000000

◆ RTC_ALRMAR_DU_3

#define RTC_ALRMAR_DU_3   (0x8UL << RTC_ALRMAR_DU_Pos)

0x08000000

◆ RTC_ALRMAR_DU_Msk

#define RTC_ALRMAR_DU_Msk   (0xFUL << RTC_ALRMAR_DU_Pos)

0x0F000000

◆ RTC_ALRMAR_DU_Pos

#define RTC_ALRMAR_DU_Pos   (24U)

◆ RTC_ALRMAR_HT

#define RTC_ALRMAR_HT   RTC_ALRMAR_HT_Msk

◆ RTC_ALRMAR_HT_0

#define RTC_ALRMAR_HT_0   (0x1UL << RTC_ALRMAR_HT_Pos)

0x00100000

◆ RTC_ALRMAR_HT_1

#define RTC_ALRMAR_HT_1   (0x2UL << RTC_ALRMAR_HT_Pos)

0x00200000

◆ RTC_ALRMAR_HT_Msk

#define RTC_ALRMAR_HT_Msk   (0x3UL << RTC_ALRMAR_HT_Pos)

0x00300000

◆ RTC_ALRMAR_HT_Pos

#define RTC_ALRMAR_HT_Pos   (20U)

◆ RTC_ALRMAR_HU

#define RTC_ALRMAR_HU   RTC_ALRMAR_HU_Msk

◆ RTC_ALRMAR_HU_0

#define RTC_ALRMAR_HU_0   (0x1UL << RTC_ALRMAR_HU_Pos)

0x00010000

◆ RTC_ALRMAR_HU_1

#define RTC_ALRMAR_HU_1   (0x2UL << RTC_ALRMAR_HU_Pos)

0x00020000

◆ RTC_ALRMAR_HU_2

#define RTC_ALRMAR_HU_2   (0x4UL << RTC_ALRMAR_HU_Pos)

0x00040000

◆ RTC_ALRMAR_HU_3

#define RTC_ALRMAR_HU_3   (0x8UL << RTC_ALRMAR_HU_Pos)

0x00080000

◆ RTC_ALRMAR_HU_Msk

#define RTC_ALRMAR_HU_Msk   (0xFUL << RTC_ALRMAR_HU_Pos)

0x000F0000

◆ RTC_ALRMAR_HU_Pos

#define RTC_ALRMAR_HU_Pos   (16U)

◆ RTC_ALRMAR_MNT

#define RTC_ALRMAR_MNT   RTC_ALRMAR_MNT_Msk

◆ RTC_ALRMAR_MNT_0

#define RTC_ALRMAR_MNT_0   (0x1UL << RTC_ALRMAR_MNT_Pos)

0x00001000

◆ RTC_ALRMAR_MNT_1

#define RTC_ALRMAR_MNT_1   (0x2UL << RTC_ALRMAR_MNT_Pos)

0x00002000

◆ RTC_ALRMAR_MNT_2

#define RTC_ALRMAR_MNT_2   (0x4UL << RTC_ALRMAR_MNT_Pos)

0x00004000

◆ RTC_ALRMAR_MNT_Msk

#define RTC_ALRMAR_MNT_Msk   (0x7UL << RTC_ALRMAR_MNT_Pos)

0x00007000

◆ RTC_ALRMAR_MNT_Pos

#define RTC_ALRMAR_MNT_Pos   (12U)

◆ RTC_ALRMAR_MNU

#define RTC_ALRMAR_MNU   RTC_ALRMAR_MNU_Msk

◆ RTC_ALRMAR_MNU_0

#define RTC_ALRMAR_MNU_0   (0x1UL << RTC_ALRMAR_MNU_Pos)

0x00000100

◆ RTC_ALRMAR_MNU_1

#define RTC_ALRMAR_MNU_1   (0x2UL << RTC_ALRMAR_MNU_Pos)

0x00000200

◆ RTC_ALRMAR_MNU_2

#define RTC_ALRMAR_MNU_2   (0x4UL << RTC_ALRMAR_MNU_Pos)

0x00000400

◆ RTC_ALRMAR_MNU_3

#define RTC_ALRMAR_MNU_3   (0x8UL << RTC_ALRMAR_MNU_Pos)

0x00000800

◆ RTC_ALRMAR_MNU_Msk

#define RTC_ALRMAR_MNU_Msk   (0xFUL << RTC_ALRMAR_MNU_Pos)

0x00000F00

◆ RTC_ALRMAR_MNU_Pos

#define RTC_ALRMAR_MNU_Pos   (8U)

◆ RTC_ALRMAR_MSK1

#define RTC_ALRMAR_MSK1   RTC_ALRMAR_MSK1_Msk

◆ RTC_ALRMAR_MSK1_Msk

#define RTC_ALRMAR_MSK1_Msk   (0x1UL << RTC_ALRMAR_MSK1_Pos)

0x00000080

◆ RTC_ALRMAR_MSK1_Pos

#define RTC_ALRMAR_MSK1_Pos   (7U)

◆ RTC_ALRMAR_MSK2

#define RTC_ALRMAR_MSK2   RTC_ALRMAR_MSK2_Msk

◆ RTC_ALRMAR_MSK2_Msk

#define RTC_ALRMAR_MSK2_Msk   (0x1UL << RTC_ALRMAR_MSK2_Pos)

0x00008000

◆ RTC_ALRMAR_MSK2_Pos

#define RTC_ALRMAR_MSK2_Pos   (15U)

◆ RTC_ALRMAR_MSK3

#define RTC_ALRMAR_MSK3   RTC_ALRMAR_MSK3_Msk

◆ RTC_ALRMAR_MSK3_Msk

#define RTC_ALRMAR_MSK3_Msk   (0x1UL << RTC_ALRMAR_MSK3_Pos)

0x00800000

◆ RTC_ALRMAR_MSK3_Pos

#define RTC_ALRMAR_MSK3_Pos   (23U)

◆ RTC_ALRMAR_MSK4

#define RTC_ALRMAR_MSK4   RTC_ALRMAR_MSK4_Msk

◆ RTC_ALRMAR_MSK4_Msk

#define RTC_ALRMAR_MSK4_Msk   (0x1UL << RTC_ALRMAR_MSK4_Pos)

0x80000000

◆ RTC_ALRMAR_MSK4_Pos

#define RTC_ALRMAR_MSK4_Pos   (31U)

◆ RTC_ALRMAR_PM

#define RTC_ALRMAR_PM   RTC_ALRMAR_PM_Msk

◆ RTC_ALRMAR_PM_Msk

#define RTC_ALRMAR_PM_Msk   (0x1UL << RTC_ALRMAR_PM_Pos)

0x00400000

◆ RTC_ALRMAR_PM_Pos

#define RTC_ALRMAR_PM_Pos   (22U)

◆ RTC_ALRMAR_ST

#define RTC_ALRMAR_ST   RTC_ALRMAR_ST_Msk

◆ RTC_ALRMAR_ST_0

#define RTC_ALRMAR_ST_0   (0x1UL << RTC_ALRMAR_ST_Pos)

0x00000010

◆ RTC_ALRMAR_ST_1

#define RTC_ALRMAR_ST_1   (0x2UL << RTC_ALRMAR_ST_Pos)

0x00000020

◆ RTC_ALRMAR_ST_2

#define RTC_ALRMAR_ST_2   (0x4UL << RTC_ALRMAR_ST_Pos)

0x00000040

◆ RTC_ALRMAR_ST_Msk

#define RTC_ALRMAR_ST_Msk   (0x7UL << RTC_ALRMAR_ST_Pos)

0x00000070

◆ RTC_ALRMAR_ST_Pos

#define RTC_ALRMAR_ST_Pos   (4U)

◆ RTC_ALRMAR_SU

#define RTC_ALRMAR_SU   RTC_ALRMAR_SU_Msk

◆ RTC_ALRMAR_SU_0

#define RTC_ALRMAR_SU_0   (0x1UL << RTC_ALRMAR_SU_Pos)

0x00000001

◆ RTC_ALRMAR_SU_1

#define RTC_ALRMAR_SU_1   (0x2UL << RTC_ALRMAR_SU_Pos)

0x00000002

◆ RTC_ALRMAR_SU_2

#define RTC_ALRMAR_SU_2   (0x4UL << RTC_ALRMAR_SU_Pos)

0x00000004

◆ RTC_ALRMAR_SU_3

#define RTC_ALRMAR_SU_3   (0x8UL << RTC_ALRMAR_SU_Pos)

0x00000008

◆ RTC_ALRMAR_SU_Msk

#define RTC_ALRMAR_SU_Msk   (0xFUL << RTC_ALRMAR_SU_Pos)

0x0000000F

◆ RTC_ALRMAR_SU_Pos

#define RTC_ALRMAR_SU_Pos   (0U)

◆ RTC_ALRMAR_WDSEL

#define RTC_ALRMAR_WDSEL   RTC_ALRMAR_WDSEL_Msk

◆ RTC_ALRMAR_WDSEL_Msk

#define RTC_ALRMAR_WDSEL_Msk   (0x1UL << RTC_ALRMAR_WDSEL_Pos)

0x40000000

◆ RTC_ALRMAR_WDSEL_Pos

#define RTC_ALRMAR_WDSEL_Pos   (30U)

◆ RTC_ALRMASSR_MASKSS

#define RTC_ALRMASSR_MASKSS   RTC_ALRMASSR_MASKSS_Msk

◆ RTC_ALRMASSR_MASKSS_0

#define RTC_ALRMASSR_MASKSS_0   (0x1UL << RTC_ALRMASSR_MASKSS_Pos)

0x01000000

◆ RTC_ALRMASSR_MASKSS_1

#define RTC_ALRMASSR_MASKSS_1   (0x2UL << RTC_ALRMASSR_MASKSS_Pos)

0x02000000

◆ RTC_ALRMASSR_MASKSS_2

#define RTC_ALRMASSR_MASKSS_2   (0x4UL << RTC_ALRMASSR_MASKSS_Pos)

0x04000000

◆ RTC_ALRMASSR_MASKSS_3

#define RTC_ALRMASSR_MASKSS_3   (0x8UL << RTC_ALRMASSR_MASKSS_Pos)

0x08000000

◆ RTC_ALRMASSR_MASKSS_Msk

#define RTC_ALRMASSR_MASKSS_Msk   (0xFUL << RTC_ALRMASSR_MASKSS_Pos)

0x0F000000

◆ RTC_ALRMASSR_MASKSS_Pos

#define RTC_ALRMASSR_MASKSS_Pos   (24U)

◆ RTC_ALRMASSR_SS

#define RTC_ALRMASSR_SS   RTC_ALRMASSR_SS_Msk

◆ RTC_ALRMASSR_SS_Msk

#define RTC_ALRMASSR_SS_Msk   (0x7FFFUL << RTC_ALRMASSR_SS_Pos)

0x00007FFF

◆ RTC_ALRMASSR_SS_Pos

#define RTC_ALRMASSR_SS_Pos   (0U)

◆ RTC_ALRMBR_DT

#define RTC_ALRMBR_DT   RTC_ALRMBR_DT_Msk

◆ RTC_ALRMBR_DT_0

#define RTC_ALRMBR_DT_0   (0x1UL << RTC_ALRMBR_DT_Pos)

0x10000000

◆ RTC_ALRMBR_DT_1

#define RTC_ALRMBR_DT_1   (0x2UL << RTC_ALRMBR_DT_Pos)

0x20000000

◆ RTC_ALRMBR_DT_Msk

#define RTC_ALRMBR_DT_Msk   (0x3UL << RTC_ALRMBR_DT_Pos)

0x30000000

◆ RTC_ALRMBR_DT_Pos

#define RTC_ALRMBR_DT_Pos   (28U)

◆ RTC_ALRMBR_DU

#define RTC_ALRMBR_DU   RTC_ALRMBR_DU_Msk

◆ RTC_ALRMBR_DU_0

#define RTC_ALRMBR_DU_0   (0x1UL << RTC_ALRMBR_DU_Pos)

0x01000000

◆ RTC_ALRMBR_DU_1

#define RTC_ALRMBR_DU_1   (0x2UL << RTC_ALRMBR_DU_Pos)

0x02000000

◆ RTC_ALRMBR_DU_2

#define RTC_ALRMBR_DU_2   (0x4UL << RTC_ALRMBR_DU_Pos)

0x04000000

◆ RTC_ALRMBR_DU_3

#define RTC_ALRMBR_DU_3   (0x8UL << RTC_ALRMBR_DU_Pos)

0x08000000

◆ RTC_ALRMBR_DU_Msk

#define RTC_ALRMBR_DU_Msk   (0xFUL << RTC_ALRMBR_DU_Pos)

0x0F000000

◆ RTC_ALRMBR_DU_Pos

#define RTC_ALRMBR_DU_Pos   (24U)

◆ RTC_ALRMBR_HT

#define RTC_ALRMBR_HT   RTC_ALRMBR_HT_Msk

◆ RTC_ALRMBR_HT_0

#define RTC_ALRMBR_HT_0   (0x1UL << RTC_ALRMBR_HT_Pos)

0x00100000

◆ RTC_ALRMBR_HT_1

#define RTC_ALRMBR_HT_1   (0x2UL << RTC_ALRMBR_HT_Pos)

0x00200000

◆ RTC_ALRMBR_HT_Msk

#define RTC_ALRMBR_HT_Msk   (0x3UL << RTC_ALRMBR_HT_Pos)

0x00300000

◆ RTC_ALRMBR_HT_Pos

#define RTC_ALRMBR_HT_Pos   (20U)

◆ RTC_ALRMBR_HU

#define RTC_ALRMBR_HU   RTC_ALRMBR_HU_Msk

◆ RTC_ALRMBR_HU_0

#define RTC_ALRMBR_HU_0   (0x1UL << RTC_ALRMBR_HU_Pos)

0x00010000

◆ RTC_ALRMBR_HU_1

#define RTC_ALRMBR_HU_1   (0x2UL << RTC_ALRMBR_HU_Pos)

0x00020000

◆ RTC_ALRMBR_HU_2

#define RTC_ALRMBR_HU_2   (0x4UL << RTC_ALRMBR_HU_Pos)

0x00040000

◆ RTC_ALRMBR_HU_3

#define RTC_ALRMBR_HU_3   (0x8UL << RTC_ALRMBR_HU_Pos)

0x00080000

◆ RTC_ALRMBR_HU_Msk

#define RTC_ALRMBR_HU_Msk   (0xFUL << RTC_ALRMBR_HU_Pos)

0x000F0000

◆ RTC_ALRMBR_HU_Pos

#define RTC_ALRMBR_HU_Pos   (16U)

◆ RTC_ALRMBR_MNT

#define RTC_ALRMBR_MNT   RTC_ALRMBR_MNT_Msk

◆ RTC_ALRMBR_MNT_0

#define RTC_ALRMBR_MNT_0   (0x1UL << RTC_ALRMBR_MNT_Pos)

0x00001000

◆ RTC_ALRMBR_MNT_1

#define RTC_ALRMBR_MNT_1   (0x2UL << RTC_ALRMBR_MNT_Pos)

0x00002000

◆ RTC_ALRMBR_MNT_2

#define RTC_ALRMBR_MNT_2   (0x4UL << RTC_ALRMBR_MNT_Pos)

0x00004000

◆ RTC_ALRMBR_MNT_Msk

#define RTC_ALRMBR_MNT_Msk   (0x7UL << RTC_ALRMBR_MNT_Pos)

0x00007000

◆ RTC_ALRMBR_MNT_Pos

#define RTC_ALRMBR_MNT_Pos   (12U)

◆ RTC_ALRMBR_MNU

#define RTC_ALRMBR_MNU   RTC_ALRMBR_MNU_Msk

◆ RTC_ALRMBR_MNU_0

#define RTC_ALRMBR_MNU_0   (0x1UL << RTC_ALRMBR_MNU_Pos)

0x00000100

◆ RTC_ALRMBR_MNU_1

#define RTC_ALRMBR_MNU_1   (0x2UL << RTC_ALRMBR_MNU_Pos)

0x00000200

◆ RTC_ALRMBR_MNU_2

#define RTC_ALRMBR_MNU_2   (0x4UL << RTC_ALRMBR_MNU_Pos)

0x00000400

◆ RTC_ALRMBR_MNU_3

#define RTC_ALRMBR_MNU_3   (0x8UL << RTC_ALRMBR_MNU_Pos)

0x00000800

◆ RTC_ALRMBR_MNU_Msk

#define RTC_ALRMBR_MNU_Msk   (0xFUL << RTC_ALRMBR_MNU_Pos)

0x00000F00

◆ RTC_ALRMBR_MNU_Pos

#define RTC_ALRMBR_MNU_Pos   (8U)

◆ RTC_ALRMBR_MSK1

#define RTC_ALRMBR_MSK1   RTC_ALRMBR_MSK1_Msk

◆ RTC_ALRMBR_MSK1_Msk

#define RTC_ALRMBR_MSK1_Msk   (0x1UL << RTC_ALRMBR_MSK1_Pos)

0x00000080

◆ RTC_ALRMBR_MSK1_Pos

#define RTC_ALRMBR_MSK1_Pos   (7U)

◆ RTC_ALRMBR_MSK2

#define RTC_ALRMBR_MSK2   RTC_ALRMBR_MSK2_Msk

◆ RTC_ALRMBR_MSK2_Msk

#define RTC_ALRMBR_MSK2_Msk   (0x1UL << RTC_ALRMBR_MSK2_Pos)

0x00008000

◆ RTC_ALRMBR_MSK2_Pos

#define RTC_ALRMBR_MSK2_Pos   (15U)

◆ RTC_ALRMBR_MSK3

#define RTC_ALRMBR_MSK3   RTC_ALRMBR_MSK3_Msk

◆ RTC_ALRMBR_MSK3_Msk

#define RTC_ALRMBR_MSK3_Msk   (0x1UL << RTC_ALRMBR_MSK3_Pos)

0x00800000

◆ RTC_ALRMBR_MSK3_Pos

#define RTC_ALRMBR_MSK3_Pos   (23U)

◆ RTC_ALRMBR_MSK4

#define RTC_ALRMBR_MSK4   RTC_ALRMBR_MSK4_Msk

◆ RTC_ALRMBR_MSK4_Msk

#define RTC_ALRMBR_MSK4_Msk   (0x1UL << RTC_ALRMBR_MSK4_Pos)

0x80000000

◆ RTC_ALRMBR_MSK4_Pos

#define RTC_ALRMBR_MSK4_Pos   (31U)

◆ RTC_ALRMBR_PM

#define RTC_ALRMBR_PM   RTC_ALRMBR_PM_Msk

◆ RTC_ALRMBR_PM_Msk

#define RTC_ALRMBR_PM_Msk   (0x1UL << RTC_ALRMBR_PM_Pos)

0x00400000

◆ RTC_ALRMBR_PM_Pos

#define RTC_ALRMBR_PM_Pos   (22U)

◆ RTC_ALRMBR_ST

#define RTC_ALRMBR_ST   RTC_ALRMBR_ST_Msk

◆ RTC_ALRMBR_ST_0

#define RTC_ALRMBR_ST_0   (0x1UL << RTC_ALRMBR_ST_Pos)

0x00000010

◆ RTC_ALRMBR_ST_1

#define RTC_ALRMBR_ST_1   (0x2UL << RTC_ALRMBR_ST_Pos)

0x00000020

◆ RTC_ALRMBR_ST_2

#define RTC_ALRMBR_ST_2   (0x4UL << RTC_ALRMBR_ST_Pos)

0x00000040

◆ RTC_ALRMBR_ST_Msk

#define RTC_ALRMBR_ST_Msk   (0x7UL << RTC_ALRMBR_ST_Pos)

0x00000070

◆ RTC_ALRMBR_ST_Pos

#define RTC_ALRMBR_ST_Pos   (4U)

◆ RTC_ALRMBR_SU

#define RTC_ALRMBR_SU   RTC_ALRMBR_SU_Msk

◆ RTC_ALRMBR_SU_0

#define RTC_ALRMBR_SU_0   (0x1UL << RTC_ALRMBR_SU_Pos)

0x00000001

◆ RTC_ALRMBR_SU_1

#define RTC_ALRMBR_SU_1   (0x2UL << RTC_ALRMBR_SU_Pos)

0x00000002

◆ RTC_ALRMBR_SU_2

#define RTC_ALRMBR_SU_2   (0x4UL << RTC_ALRMBR_SU_Pos)

0x00000004

◆ RTC_ALRMBR_SU_3

#define RTC_ALRMBR_SU_3   (0x8UL << RTC_ALRMBR_SU_Pos)

0x00000008

◆ RTC_ALRMBR_SU_Msk

#define RTC_ALRMBR_SU_Msk   (0xFUL << RTC_ALRMBR_SU_Pos)

0x0000000F

◆ RTC_ALRMBR_SU_Pos

#define RTC_ALRMBR_SU_Pos   (0U)

◆ RTC_ALRMBR_WDSEL

#define RTC_ALRMBR_WDSEL   RTC_ALRMBR_WDSEL_Msk

◆ RTC_ALRMBR_WDSEL_Msk

#define RTC_ALRMBR_WDSEL_Msk   (0x1UL << RTC_ALRMBR_WDSEL_Pos)

0x40000000

◆ RTC_ALRMBR_WDSEL_Pos

#define RTC_ALRMBR_WDSEL_Pos   (30U)

◆ RTC_ALRMBSSR_MASKSS

#define RTC_ALRMBSSR_MASKSS   RTC_ALRMBSSR_MASKSS_Msk

◆ RTC_ALRMBSSR_MASKSS_0

#define RTC_ALRMBSSR_MASKSS_0   (0x1UL << RTC_ALRMBSSR_MASKSS_Pos)

0x01000000

◆ RTC_ALRMBSSR_MASKSS_1

#define RTC_ALRMBSSR_MASKSS_1   (0x2UL << RTC_ALRMBSSR_MASKSS_Pos)

0x02000000

◆ RTC_ALRMBSSR_MASKSS_2

#define RTC_ALRMBSSR_MASKSS_2   (0x4UL << RTC_ALRMBSSR_MASKSS_Pos)

0x04000000

◆ RTC_ALRMBSSR_MASKSS_3

#define RTC_ALRMBSSR_MASKSS_3   (0x8UL << RTC_ALRMBSSR_MASKSS_Pos)

0x08000000

◆ RTC_ALRMBSSR_MASKSS_Msk

#define RTC_ALRMBSSR_MASKSS_Msk   (0xFUL << RTC_ALRMBSSR_MASKSS_Pos)

0x0F000000

◆ RTC_ALRMBSSR_MASKSS_Pos

#define RTC_ALRMBSSR_MASKSS_Pos   (24U)

◆ RTC_ALRMBSSR_SS

#define RTC_ALRMBSSR_SS   RTC_ALRMBSSR_SS_Msk

◆ RTC_ALRMBSSR_SS_Msk

#define RTC_ALRMBSSR_SS_Msk   (0x7FFFUL << RTC_ALRMBSSR_SS_Pos)

0x00007FFF

◆ RTC_ALRMBSSR_SS_Pos

#define RTC_ALRMBSSR_SS_Pos   (0U)

◆ RTC_BACKUP_SUPPORT

#define RTC_BACKUP_SUPPORT

◆ RTC_BKP0R

#define RTC_BKP0R   RTC_BKP0R_Msk

◆ RTC_BKP0R_Msk

#define RTC_BKP0R_Msk   (0xFFFFFFFFUL << RTC_BKP0R_Pos)

0xFFFFFFFF

◆ RTC_BKP0R_Pos

#define RTC_BKP0R_Pos   (0U)

◆ RTC_BKP1R

#define RTC_BKP1R   RTC_BKP1R_Msk

◆ RTC_BKP1R_Msk

#define RTC_BKP1R_Msk   (0xFFFFFFFFUL << RTC_BKP1R_Pos)

0xFFFFFFFF

◆ RTC_BKP1R_Pos

#define RTC_BKP1R_Pos   (0U)

◆ RTC_BKP2R

#define RTC_BKP2R   RTC_BKP2R_Msk

◆ RTC_BKP2R_Msk

#define RTC_BKP2R_Msk   (0xFFFFFFFFUL << RTC_BKP2R_Pos)

0xFFFFFFFF

◆ RTC_BKP2R_Pos

#define RTC_BKP2R_Pos   (0U)

◆ RTC_BKP3R

#define RTC_BKP3R   RTC_BKP3R_Msk

◆ RTC_BKP3R_Msk

#define RTC_BKP3R_Msk   (0xFFFFFFFFUL << RTC_BKP3R_Pos)

0xFFFFFFFF

◆ RTC_BKP3R_Pos

#define RTC_BKP3R_Pos   (0U)

◆ RTC_BKP4R

#define RTC_BKP4R   RTC_BKP4R_Msk

◆ RTC_BKP4R_Msk

#define RTC_BKP4R_Msk   (0xFFFFFFFFUL << RTC_BKP4R_Pos)

0xFFFFFFFF

◆ RTC_BKP4R_Pos

#define RTC_BKP4R_Pos   (0U)

◆ RTC_BKP_NUMBER

#define RTC_BKP_NUMBER   (0x00000005U)

◆ RTC_CAL_CALM

#define RTC_CAL_CALM   RTC_CALR_CALM

◆ RTC_CAL_CALM_0

#define RTC_CAL_CALM_0   RTC_CALR_CALM_0

◆ RTC_CAL_CALM_1

#define RTC_CAL_CALM_1   RTC_CALR_CALM_1

◆ RTC_CAL_CALM_2

#define RTC_CAL_CALM_2   RTC_CALR_CALM_2

◆ RTC_CAL_CALM_3

#define RTC_CAL_CALM_3   RTC_CALR_CALM_3

◆ RTC_CAL_CALM_4

#define RTC_CAL_CALM_4   RTC_CALR_CALM_4

◆ RTC_CAL_CALM_5

#define RTC_CAL_CALM_5   RTC_CALR_CALM_5

◆ RTC_CAL_CALM_6

#define RTC_CAL_CALM_6   RTC_CALR_CALM_6

◆ RTC_CAL_CALM_7

#define RTC_CAL_CALM_7   RTC_CALR_CALM_7

◆ RTC_CAL_CALM_8

#define RTC_CAL_CALM_8   RTC_CALR_CALM_8

◆ RTC_CAL_CALP

#define RTC_CAL_CALP   RTC_CALR_CALP

◆ RTC_CAL_CALW16

#define RTC_CAL_CALW16   RTC_CALR_CALW16

◆ RTC_CAL_CALW8

#define RTC_CAL_CALW8   RTC_CALR_CALW8

◆ RTC_CALR_CALM

#define RTC_CALR_CALM   RTC_CALR_CALM_Msk

◆ RTC_CALR_CALM_0

#define RTC_CALR_CALM_0   (0x001UL << RTC_CALR_CALM_Pos)

0x00000001

◆ RTC_CALR_CALM_1

#define RTC_CALR_CALM_1   (0x002UL << RTC_CALR_CALM_Pos)

0x00000002

◆ RTC_CALR_CALM_2

#define RTC_CALR_CALM_2   (0x004UL << RTC_CALR_CALM_Pos)

0x00000004

◆ RTC_CALR_CALM_3

#define RTC_CALR_CALM_3   (0x008UL << RTC_CALR_CALM_Pos)

0x00000008

◆ RTC_CALR_CALM_4

#define RTC_CALR_CALM_4   (0x010UL << RTC_CALR_CALM_Pos)

0x00000010

◆ RTC_CALR_CALM_5

#define RTC_CALR_CALM_5   (0x020UL << RTC_CALR_CALM_Pos)

0x00000020

◆ RTC_CALR_CALM_6

#define RTC_CALR_CALM_6   (0x040UL << RTC_CALR_CALM_Pos)

0x00000040

◆ RTC_CALR_CALM_7

#define RTC_CALR_CALM_7   (0x080UL << RTC_CALR_CALM_Pos)

0x00000080

◆ RTC_CALR_CALM_8

#define RTC_CALR_CALM_8   (0x100UL << RTC_CALR_CALM_Pos)

0x00000100

◆ RTC_CALR_CALM_Msk

#define RTC_CALR_CALM_Msk   (0x1FFUL << RTC_CALR_CALM_Pos)

0x000001FF

◆ RTC_CALR_CALM_Pos

#define RTC_CALR_CALM_Pos   (0U)

◆ RTC_CALR_CALP

#define RTC_CALR_CALP   RTC_CALR_CALP_Msk

◆ RTC_CALR_CALP_Msk

#define RTC_CALR_CALP_Msk   (0x1UL << RTC_CALR_CALP_Pos)

0x00008000

◆ RTC_CALR_CALP_Pos

#define RTC_CALR_CALP_Pos   (15U)

◆ RTC_CALR_CALW16

#define RTC_CALR_CALW16   RTC_CALR_CALW16_Msk

◆ RTC_CALR_CALW16_Msk

#define RTC_CALR_CALW16_Msk   (0x1UL << RTC_CALR_CALW16_Pos)

0x00002000

◆ RTC_CALR_CALW16_Pos

#define RTC_CALR_CALW16_Pos   (13U)

◆ RTC_CALR_CALW8

#define RTC_CALR_CALW8   RTC_CALR_CALW8_Msk

◆ RTC_CALR_CALW8_Msk

#define RTC_CALR_CALW8_Msk   (0x1UL << RTC_CALR_CALW8_Pos)

0x00004000

◆ RTC_CALR_CALW8_Pos

#define RTC_CALR_CALW8_Pos   (14U)

◆ RTC_CR_ADD1H

#define RTC_CR_ADD1H   RTC_CR_ADD1H_Msk

◆ RTC_CR_ADD1H_Msk

#define RTC_CR_ADD1H_Msk   (0x1UL << RTC_CR_ADD1H_Pos)

0x00010000

◆ RTC_CR_ADD1H_Pos

#define RTC_CR_ADD1H_Pos   (16U)

◆ RTC_CR_ALRAE

#define RTC_CR_ALRAE   RTC_CR_ALRAE_Msk

◆ RTC_CR_ALRAE_Msk

#define RTC_CR_ALRAE_Msk   (0x1UL << RTC_CR_ALRAE_Pos)

0x00000100

◆ RTC_CR_ALRAE_Pos

#define RTC_CR_ALRAE_Pos   (8U)

◆ RTC_CR_ALRAIE

#define RTC_CR_ALRAIE   RTC_CR_ALRAIE_Msk

◆ RTC_CR_ALRAIE_Msk

#define RTC_CR_ALRAIE_Msk   (0x1UL << RTC_CR_ALRAIE_Pos)

0x00001000

◆ RTC_CR_ALRAIE_Pos

#define RTC_CR_ALRAIE_Pos   (12U)

◆ RTC_CR_ALRBE

#define RTC_CR_ALRBE   RTC_CR_ALRBE_Msk

◆ RTC_CR_ALRBE_Msk

#define RTC_CR_ALRBE_Msk   (0x1UL << RTC_CR_ALRBE_Pos)

0x00000200

◆ RTC_CR_ALRBE_Pos

#define RTC_CR_ALRBE_Pos   (9U)

◆ RTC_CR_ALRBIE

#define RTC_CR_ALRBIE   RTC_CR_ALRBIE_Msk

◆ RTC_CR_ALRBIE_Msk

#define RTC_CR_ALRBIE_Msk   (0x1UL << RTC_CR_ALRBIE_Pos)

0x00002000

◆ RTC_CR_ALRBIE_Pos

#define RTC_CR_ALRBIE_Pos   (13U)

◆ RTC_CR_BKP

#define RTC_CR_BKP   RTC_CR_BKP_Msk

◆ RTC_CR_BKP_Msk

#define RTC_CR_BKP_Msk   (0x1UL << RTC_CR_BKP_Pos)

0x00040000

◆ RTC_CR_BKP_Pos

#define RTC_CR_BKP_Pos   (18U)

◆ RTC_CR_BYPSHAD

#define RTC_CR_BYPSHAD   RTC_CR_BYPSHAD_Msk

◆ RTC_CR_BYPSHAD_Msk

#define RTC_CR_BYPSHAD_Msk   (0x1UL << RTC_CR_BYPSHAD_Pos)

0x00000020

◆ RTC_CR_BYPSHAD_Pos

#define RTC_CR_BYPSHAD_Pos   (5U)

◆ RTC_CR_COE

#define RTC_CR_COE   RTC_CR_COE_Msk

◆ RTC_CR_COE_Msk

#define RTC_CR_COE_Msk   (0x1UL << RTC_CR_COE_Pos)

0x00800000

◆ RTC_CR_COE_Pos

#define RTC_CR_COE_Pos   (23U)

◆ RTC_CR_COSEL

#define RTC_CR_COSEL   RTC_CR_COSEL_Msk

◆ RTC_CR_COSEL_Msk

#define RTC_CR_COSEL_Msk   (0x1UL << RTC_CR_COSEL_Pos)

0x00080000

◆ RTC_CR_COSEL_Pos

#define RTC_CR_COSEL_Pos   (19U)

◆ RTC_CR_FMT

#define RTC_CR_FMT   RTC_CR_FMT_Msk

◆ RTC_CR_FMT_Msk

#define RTC_CR_FMT_Msk   (0x1UL << RTC_CR_FMT_Pos)

0x00000040

◆ RTC_CR_FMT_Pos

#define RTC_CR_FMT_Pos   (6U)

◆ RTC_CR_OSEL

#define RTC_CR_OSEL   RTC_CR_OSEL_Msk

◆ RTC_CR_OSEL_0

#define RTC_CR_OSEL_0   (0x1UL << RTC_CR_OSEL_Pos)

0x00200000

◆ RTC_CR_OSEL_1

#define RTC_CR_OSEL_1   (0x2UL << RTC_CR_OSEL_Pos)

0x00400000

◆ RTC_CR_OSEL_Msk

#define RTC_CR_OSEL_Msk   (0x3UL << RTC_CR_OSEL_Pos)

0x00600000

◆ RTC_CR_OSEL_Pos

#define RTC_CR_OSEL_Pos   (21U)

◆ RTC_CR_POL

#define RTC_CR_POL   RTC_CR_POL_Msk

◆ RTC_CR_POL_Msk

#define RTC_CR_POL_Msk   (0x1UL << RTC_CR_POL_Pos)

0x00100000

◆ RTC_CR_POL_Pos

#define RTC_CR_POL_Pos   (20U)

◆ RTC_CR_REFCKON

#define RTC_CR_REFCKON   RTC_CR_REFCKON_Msk

◆ RTC_CR_REFCKON_Msk

#define RTC_CR_REFCKON_Msk   (0x1UL << RTC_CR_REFCKON_Pos)

0x00000010

◆ RTC_CR_REFCKON_Pos

#define RTC_CR_REFCKON_Pos   (4U)

◆ RTC_CR_SUB1H

#define RTC_CR_SUB1H   RTC_CR_SUB1H_Msk

◆ RTC_CR_SUB1H_Msk

#define RTC_CR_SUB1H_Msk   (0x1UL << RTC_CR_SUB1H_Pos)

0x00020000

◆ RTC_CR_SUB1H_Pos

#define RTC_CR_SUB1H_Pos   (17U)

◆ RTC_CR_TSE

#define RTC_CR_TSE   RTC_CR_TSE_Msk

◆ RTC_CR_TSE_Msk

#define RTC_CR_TSE_Msk   (0x1UL << RTC_CR_TSE_Pos)

0x00000800

◆ RTC_CR_TSE_Pos

#define RTC_CR_TSE_Pos   (11U)

◆ RTC_CR_TSEDGE

#define RTC_CR_TSEDGE   RTC_CR_TSEDGE_Msk

◆ RTC_CR_TSEDGE_Msk

#define RTC_CR_TSEDGE_Msk   (0x1UL << RTC_CR_TSEDGE_Pos)

0x00000008

◆ RTC_CR_TSEDGE_Pos

#define RTC_CR_TSEDGE_Pos   (3U)

◆ RTC_CR_TSIE

#define RTC_CR_TSIE   RTC_CR_TSIE_Msk

◆ RTC_CR_TSIE_Msk

#define RTC_CR_TSIE_Msk   (0x1UL << RTC_CR_TSIE_Pos)

0x00008000

◆ RTC_CR_TSIE_Pos

#define RTC_CR_TSIE_Pos   (15U)

◆ RTC_CR_WUCKSEL

#define RTC_CR_WUCKSEL   RTC_CR_WUCKSEL_Msk

◆ RTC_CR_WUCKSEL_0

#define RTC_CR_WUCKSEL_0   (0x1UL << RTC_CR_WUCKSEL_Pos)

0x00000001

◆ RTC_CR_WUCKSEL_1

#define RTC_CR_WUCKSEL_1   (0x2UL << RTC_CR_WUCKSEL_Pos)

0x00000002

◆ RTC_CR_WUCKSEL_2

#define RTC_CR_WUCKSEL_2   (0x4UL << RTC_CR_WUCKSEL_Pos)

0x00000004

◆ RTC_CR_WUCKSEL_Msk

#define RTC_CR_WUCKSEL_Msk   (0x7UL << RTC_CR_WUCKSEL_Pos)

0x00000007

◆ RTC_CR_WUCKSEL_Pos

#define RTC_CR_WUCKSEL_Pos   (0U)

◆ RTC_CR_WUTE

#define RTC_CR_WUTE   RTC_CR_WUTE_Msk

◆ RTC_CR_WUTE_Msk

#define RTC_CR_WUTE_Msk   (0x1UL << RTC_CR_WUTE_Pos)

0x00000400

◆ RTC_CR_WUTE_Pos

#define RTC_CR_WUTE_Pos   (10U)

◆ RTC_CR_WUTIE

#define RTC_CR_WUTIE   RTC_CR_WUTIE_Msk

◆ RTC_CR_WUTIE_Msk

#define RTC_CR_WUTIE_Msk   (0x1UL << RTC_CR_WUTIE_Pos)

0x00004000

◆ RTC_CR_WUTIE_Pos

#define RTC_CR_WUTIE_Pos   (14U)

◆ RTC_DR_DT

#define RTC_DR_DT   RTC_DR_DT_Msk

◆ RTC_DR_DT_0

#define RTC_DR_DT_0   (0x1UL << RTC_DR_DT_Pos)

0x00000010

◆ RTC_DR_DT_1

#define RTC_DR_DT_1   (0x2UL << RTC_DR_DT_Pos)

0x00000020

◆ RTC_DR_DT_Msk

#define RTC_DR_DT_Msk   (0x3UL << RTC_DR_DT_Pos)

0x00000030

◆ RTC_DR_DT_Pos

#define RTC_DR_DT_Pos   (4U)

◆ RTC_DR_DU

#define RTC_DR_DU   RTC_DR_DU_Msk

◆ RTC_DR_DU_0

#define RTC_DR_DU_0   (0x1UL << RTC_DR_DU_Pos)

0x00000001

◆ RTC_DR_DU_1

#define RTC_DR_DU_1   (0x2UL << RTC_DR_DU_Pos)

0x00000002

◆ RTC_DR_DU_2

#define RTC_DR_DU_2   (0x4UL << RTC_DR_DU_Pos)

0x00000004

◆ RTC_DR_DU_3

#define RTC_DR_DU_3   (0x8UL << RTC_DR_DU_Pos)

0x00000008

◆ RTC_DR_DU_Msk

#define RTC_DR_DU_Msk   (0xFUL << RTC_DR_DU_Pos)

0x0000000F

◆ RTC_DR_DU_Pos

#define RTC_DR_DU_Pos   (0U)

◆ RTC_DR_MT

#define RTC_DR_MT   RTC_DR_MT_Msk

◆ RTC_DR_MT_Msk

#define RTC_DR_MT_Msk   (0x1UL << RTC_DR_MT_Pos)

0x00001000

◆ RTC_DR_MT_Pos

#define RTC_DR_MT_Pos   (12U)

◆ RTC_DR_MU

#define RTC_DR_MU   RTC_DR_MU_Msk

◆ RTC_DR_MU_0

#define RTC_DR_MU_0   (0x1UL << RTC_DR_MU_Pos)

0x00000100

◆ RTC_DR_MU_1

#define RTC_DR_MU_1   (0x2UL << RTC_DR_MU_Pos)

0x00000200

◆ RTC_DR_MU_2

#define RTC_DR_MU_2   (0x4UL << RTC_DR_MU_Pos)

0x00000400

◆ RTC_DR_MU_3

#define RTC_DR_MU_3   (0x8UL << RTC_DR_MU_Pos)

0x00000800

◆ RTC_DR_MU_Msk

#define RTC_DR_MU_Msk   (0xFUL << RTC_DR_MU_Pos)

0x00000F00

◆ RTC_DR_MU_Pos

#define RTC_DR_MU_Pos   (8U)

◆ RTC_DR_WDU

#define RTC_DR_WDU   RTC_DR_WDU_Msk

◆ RTC_DR_WDU_0

#define RTC_DR_WDU_0   (0x1UL << RTC_DR_WDU_Pos)

0x00002000

◆ RTC_DR_WDU_1

#define RTC_DR_WDU_1   (0x2UL << RTC_DR_WDU_Pos)

0x00004000

◆ RTC_DR_WDU_2

#define RTC_DR_WDU_2   (0x4UL << RTC_DR_WDU_Pos)

0x00008000

◆ RTC_DR_WDU_Msk

#define RTC_DR_WDU_Msk   (0x7UL << RTC_DR_WDU_Pos)

0x0000E000

◆ RTC_DR_WDU_Pos

#define RTC_DR_WDU_Pos   (13U)

◆ RTC_DR_YT

#define RTC_DR_YT   RTC_DR_YT_Msk

◆ RTC_DR_YT_0

#define RTC_DR_YT_0   (0x1UL << RTC_DR_YT_Pos)

0x00100000

◆ RTC_DR_YT_1

#define RTC_DR_YT_1   (0x2UL << RTC_DR_YT_Pos)

0x00200000

◆ RTC_DR_YT_2

#define RTC_DR_YT_2   (0x4UL << RTC_DR_YT_Pos)

0x00400000

◆ RTC_DR_YT_3

#define RTC_DR_YT_3   (0x8UL << RTC_DR_YT_Pos)

0x00800000

◆ RTC_DR_YT_Msk

#define RTC_DR_YT_Msk   (0xFUL << RTC_DR_YT_Pos)

0x00F00000

◆ RTC_DR_YT_Pos

#define RTC_DR_YT_Pos   (20U)

◆ RTC_DR_YU

#define RTC_DR_YU   RTC_DR_YU_Msk

◆ RTC_DR_YU_0

#define RTC_DR_YU_0   (0x1UL << RTC_DR_YU_Pos)

0x00010000

◆ RTC_DR_YU_1

#define RTC_DR_YU_1   (0x2UL << RTC_DR_YU_Pos)

0x00020000

◆ RTC_DR_YU_2

#define RTC_DR_YU_2   (0x4UL << RTC_DR_YU_Pos)

0x00040000

◆ RTC_DR_YU_3

#define RTC_DR_YU_3   (0x8UL << RTC_DR_YU_Pos)

0x00080000

◆ RTC_DR_YU_Msk

#define RTC_DR_YU_Msk   (0xFUL << RTC_DR_YU_Pos)

0x000F0000

◆ RTC_DR_YU_Pos

#define RTC_DR_YU_Pos   (16U)

◆ RTC_ISR_ALRAF

#define RTC_ISR_ALRAF   RTC_ISR_ALRAF_Msk

◆ RTC_ISR_ALRAF_Msk

#define RTC_ISR_ALRAF_Msk   (0x1UL << RTC_ISR_ALRAF_Pos)

0x00000100

◆ RTC_ISR_ALRAF_Pos

#define RTC_ISR_ALRAF_Pos   (8U)

◆ RTC_ISR_ALRAWF

#define RTC_ISR_ALRAWF   RTC_ISR_ALRAWF_Msk

◆ RTC_ISR_ALRAWF_Msk

#define RTC_ISR_ALRAWF_Msk   (0x1UL << RTC_ISR_ALRAWF_Pos)

0x00000001

◆ RTC_ISR_ALRAWF_Pos

#define RTC_ISR_ALRAWF_Pos   (0U)

◆ RTC_ISR_ALRBF

#define RTC_ISR_ALRBF   RTC_ISR_ALRBF_Msk

◆ RTC_ISR_ALRBF_Msk

#define RTC_ISR_ALRBF_Msk   (0x1UL << RTC_ISR_ALRBF_Pos)

0x00000200

◆ RTC_ISR_ALRBF_Pos

#define RTC_ISR_ALRBF_Pos   (9U)

◆ RTC_ISR_ALRBWF

#define RTC_ISR_ALRBWF   RTC_ISR_ALRBWF_Msk

◆ RTC_ISR_ALRBWF_Msk

#define RTC_ISR_ALRBWF_Msk   (0x1UL << RTC_ISR_ALRBWF_Pos)

0x00000002

◆ RTC_ISR_ALRBWF_Pos

#define RTC_ISR_ALRBWF_Pos   (1U)

◆ RTC_ISR_INIT

#define RTC_ISR_INIT   RTC_ISR_INIT_Msk

◆ RTC_ISR_INIT_Msk

#define RTC_ISR_INIT_Msk   (0x1UL << RTC_ISR_INIT_Pos)

0x00000080

◆ RTC_ISR_INIT_Pos

#define RTC_ISR_INIT_Pos   (7U)

◆ RTC_ISR_INITF

#define RTC_ISR_INITF   RTC_ISR_INITF_Msk

◆ RTC_ISR_INITF_Msk

#define RTC_ISR_INITF_Msk   (0x1UL << RTC_ISR_INITF_Pos)

0x00000040

◆ RTC_ISR_INITF_Pos

#define RTC_ISR_INITF_Pos   (6U)

◆ RTC_ISR_INITS

#define RTC_ISR_INITS   RTC_ISR_INITS_Msk

◆ RTC_ISR_INITS_Msk

#define RTC_ISR_INITS_Msk   (0x1UL << RTC_ISR_INITS_Pos)

0x00000010

◆ RTC_ISR_INITS_Pos

#define RTC_ISR_INITS_Pos   (4U)

◆ RTC_ISR_RECALPF

#define RTC_ISR_RECALPF   RTC_ISR_RECALPF_Msk

◆ RTC_ISR_RECALPF_Msk

#define RTC_ISR_RECALPF_Msk   (0x1UL << RTC_ISR_RECALPF_Pos)

0x00010000

◆ RTC_ISR_RECALPF_Pos

#define RTC_ISR_RECALPF_Pos   (16U)

◆ RTC_ISR_RSF

#define RTC_ISR_RSF   RTC_ISR_RSF_Msk

◆ RTC_ISR_RSF_Msk

#define RTC_ISR_RSF_Msk   (0x1UL << RTC_ISR_RSF_Pos)

0x00000020

◆ RTC_ISR_RSF_Pos

#define RTC_ISR_RSF_Pos   (5U)

◆ RTC_ISR_SHPF

#define RTC_ISR_SHPF   RTC_ISR_SHPF_Msk

◆ RTC_ISR_SHPF_Msk

#define RTC_ISR_SHPF_Msk   (0x1UL << RTC_ISR_SHPF_Pos)

0x00000008

◆ RTC_ISR_SHPF_Pos

#define RTC_ISR_SHPF_Pos   (3U)

◆ RTC_ISR_TAMP1F

#define RTC_ISR_TAMP1F   RTC_ISR_TAMP1F_Msk

◆ RTC_ISR_TAMP1F_Msk

#define RTC_ISR_TAMP1F_Msk   (0x1UL << RTC_ISR_TAMP1F_Pos)

0x00002000

◆ RTC_ISR_TAMP1F_Pos

#define RTC_ISR_TAMP1F_Pos   (13U)

◆ RTC_ISR_TAMP2F

#define RTC_ISR_TAMP2F   RTC_ISR_TAMP2F_Msk

◆ RTC_ISR_TAMP2F_Msk

#define RTC_ISR_TAMP2F_Msk   (0x1UL << RTC_ISR_TAMP2F_Pos)

0x00004000

◆ RTC_ISR_TAMP2F_Pos

#define RTC_ISR_TAMP2F_Pos   (14U)

◆ RTC_ISR_TSF

#define RTC_ISR_TSF   RTC_ISR_TSF_Msk

◆ RTC_ISR_TSF_Msk

#define RTC_ISR_TSF_Msk   (0x1UL << RTC_ISR_TSF_Pos)

0x00000800

◆ RTC_ISR_TSF_Pos

#define RTC_ISR_TSF_Pos   (11U)

◆ RTC_ISR_TSOVF

#define RTC_ISR_TSOVF   RTC_ISR_TSOVF_Msk

◆ RTC_ISR_TSOVF_Msk

#define RTC_ISR_TSOVF_Msk   (0x1UL << RTC_ISR_TSOVF_Pos)

0x00001000

◆ RTC_ISR_TSOVF_Pos

#define RTC_ISR_TSOVF_Pos   (12U)

◆ RTC_ISR_WUTF

#define RTC_ISR_WUTF   RTC_ISR_WUTF_Msk

◆ RTC_ISR_WUTF_Msk

#define RTC_ISR_WUTF_Msk   (0x1UL << RTC_ISR_WUTF_Pos)

0x00000400

◆ RTC_ISR_WUTF_Pos

#define RTC_ISR_WUTF_Pos   (10U)

◆ RTC_ISR_WUTWF

#define RTC_ISR_WUTWF   RTC_ISR_WUTWF_Msk

◆ RTC_ISR_WUTWF_Msk

#define RTC_ISR_WUTWF_Msk   (0x1UL << RTC_ISR_WUTWF_Pos)

0x00000004

◆ RTC_ISR_WUTWF_Pos

#define RTC_ISR_WUTWF_Pos   (2U)

◆ RTC_OR_ALARMOUTTYPE

#define RTC_OR_ALARMOUTTYPE   RTC_OR_ALARMOUTTYPE_Msk

◆ RTC_OR_ALARMOUTTYPE_Msk

#define RTC_OR_ALARMOUTTYPE_Msk   (0x1UL << RTC_OR_ALARMOUTTYPE_Pos)

0x00000001

◆ RTC_OR_ALARMOUTTYPE_Pos

#define RTC_OR_ALARMOUTTYPE_Pos   (0U)

◆ RTC_OR_OUT_RMP

#define RTC_OR_OUT_RMP   RTC_OR_OUT_RMP_Msk

◆ RTC_OR_OUT_RMP_Msk

#define RTC_OR_OUT_RMP_Msk   (0x1UL << RTC_OR_OUT_RMP_Pos)

0x00000002

◆ RTC_OR_OUT_RMP_Pos

#define RTC_OR_OUT_RMP_Pos   (1U)

◆ RTC_OR_RTC_OUT_RMP

#define RTC_OR_RTC_OUT_RMP   RTC_OR_OUT_RMP

◆ RTC_PRER_PREDIV_A

#define RTC_PRER_PREDIV_A   RTC_PRER_PREDIV_A_Msk

◆ RTC_PRER_PREDIV_A_Msk

#define RTC_PRER_PREDIV_A_Msk   (0x7FUL << RTC_PRER_PREDIV_A_Pos)

0x007F0000

◆ RTC_PRER_PREDIV_A_Pos

#define RTC_PRER_PREDIV_A_Pos   (16U)

◆ RTC_PRER_PREDIV_S

#define RTC_PRER_PREDIV_S   RTC_PRER_PREDIV_S_Msk

◆ RTC_PRER_PREDIV_S_Msk

#define RTC_PRER_PREDIV_S_Msk   (0x7FFFUL << RTC_PRER_PREDIV_S_Pos)

0x00007FFF

◆ RTC_PRER_PREDIV_S_Pos

#define RTC_PRER_PREDIV_S_Pos   (0U)

◆ RTC_SHIFTR_ADD1S

#define RTC_SHIFTR_ADD1S   RTC_SHIFTR_ADD1S_Msk

◆ RTC_SHIFTR_ADD1S_Msk

#define RTC_SHIFTR_ADD1S_Msk   (0x1UL << RTC_SHIFTR_ADD1S_Pos)

0x80000000

◆ RTC_SHIFTR_ADD1S_Pos

#define RTC_SHIFTR_ADD1S_Pos   (31U)

◆ RTC_SHIFTR_SUBFS

#define RTC_SHIFTR_SUBFS   RTC_SHIFTR_SUBFS_Msk

◆ RTC_SHIFTR_SUBFS_Msk

#define RTC_SHIFTR_SUBFS_Msk   (0x7FFFUL << RTC_SHIFTR_SUBFS_Pos)

0x00007FFF

◆ RTC_SHIFTR_SUBFS_Pos

#define RTC_SHIFTR_SUBFS_Pos   (0U)

◆ RTC_SSR_SS

#define RTC_SSR_SS   RTC_SSR_SS_Msk

◆ RTC_SSR_SS_Msk

#define RTC_SSR_SS_Msk   (0xFFFFUL << RTC_SSR_SS_Pos)

0x0000FFFF

◆ RTC_SSR_SS_Pos

#define RTC_SSR_SS_Pos   (0U)

◆ RTC_TAMPCR_TAMP1E

#define RTC_TAMPCR_TAMP1E   RTC_TAMPCR_TAMP1E_Msk

◆ RTC_TAMPCR_TAMP1E_Msk

#define RTC_TAMPCR_TAMP1E_Msk   (0x1UL << RTC_TAMPCR_TAMP1E_Pos)

0x00000001

◆ RTC_TAMPCR_TAMP1E_Pos

#define RTC_TAMPCR_TAMP1E_Pos   (0U)

◆ RTC_TAMPCR_TAMP1IE

#define RTC_TAMPCR_TAMP1IE   RTC_TAMPCR_TAMP1IE_Msk

◆ RTC_TAMPCR_TAMP1IE_Msk

#define RTC_TAMPCR_TAMP1IE_Msk   (0x1UL << RTC_TAMPCR_TAMP1IE_Pos)

0x00010000

◆ RTC_TAMPCR_TAMP1IE_Pos

#define RTC_TAMPCR_TAMP1IE_Pos   (16U)

◆ RTC_TAMPCR_TAMP1MF

#define RTC_TAMPCR_TAMP1MF   RTC_TAMPCR_TAMP1MF_Msk

◆ RTC_TAMPCR_TAMP1MF_Msk

#define RTC_TAMPCR_TAMP1MF_Msk   (0x1UL << RTC_TAMPCR_TAMP1MF_Pos)

0x00040000

◆ RTC_TAMPCR_TAMP1MF_Pos

#define RTC_TAMPCR_TAMP1MF_Pos   (18U)

◆ RTC_TAMPCR_TAMP1NOERASE

#define RTC_TAMPCR_TAMP1NOERASE   RTC_TAMPCR_TAMP1NOERASE_Msk

◆ RTC_TAMPCR_TAMP1NOERASE_Msk

#define RTC_TAMPCR_TAMP1NOERASE_Msk   (0x1UL << RTC_TAMPCR_TAMP1NOERASE_Pos)

0x00020000

◆ RTC_TAMPCR_TAMP1NOERASE_Pos

#define RTC_TAMPCR_TAMP1NOERASE_Pos   (17U)

◆ RTC_TAMPCR_TAMP1TRG

#define RTC_TAMPCR_TAMP1TRG   RTC_TAMPCR_TAMP1TRG_Msk

◆ RTC_TAMPCR_TAMP1TRG_Msk

#define RTC_TAMPCR_TAMP1TRG_Msk   (0x1UL << RTC_TAMPCR_TAMP1TRG_Pos)

0x00000002

◆ RTC_TAMPCR_TAMP1TRG_Pos

#define RTC_TAMPCR_TAMP1TRG_Pos   (1U)

◆ RTC_TAMPCR_TAMP2E

#define RTC_TAMPCR_TAMP2E   RTC_TAMPCR_TAMP2E_Msk

◆ RTC_TAMPCR_TAMP2E_Msk

#define RTC_TAMPCR_TAMP2E_Msk   (0x1UL << RTC_TAMPCR_TAMP2E_Pos)

0x00000008

◆ RTC_TAMPCR_TAMP2E_Pos

#define RTC_TAMPCR_TAMP2E_Pos   (3U)

◆ RTC_TAMPCR_TAMP2IE

#define RTC_TAMPCR_TAMP2IE   RTC_TAMPCR_TAMP2IE_Msk

◆ RTC_TAMPCR_TAMP2IE_Msk

#define RTC_TAMPCR_TAMP2IE_Msk   (0x1UL << RTC_TAMPCR_TAMP2IE_Pos)

0x00080000

◆ RTC_TAMPCR_TAMP2IE_Pos

#define RTC_TAMPCR_TAMP2IE_Pos   (19U)

◆ RTC_TAMPCR_TAMP2MF

#define RTC_TAMPCR_TAMP2MF   RTC_TAMPCR_TAMP2MF_Msk

◆ RTC_TAMPCR_TAMP2MF_Msk

#define RTC_TAMPCR_TAMP2MF_Msk   (0x1UL << RTC_TAMPCR_TAMP2MF_Pos)

0x00200000

◆ RTC_TAMPCR_TAMP2MF_Pos

#define RTC_TAMPCR_TAMP2MF_Pos   (21U)

◆ RTC_TAMPCR_TAMP2NOERASE

#define RTC_TAMPCR_TAMP2NOERASE   RTC_TAMPCR_TAMP2NOERASE_Msk

◆ RTC_TAMPCR_TAMP2NOERASE_Msk

#define RTC_TAMPCR_TAMP2NOERASE_Msk   (0x1UL << RTC_TAMPCR_TAMP2NOERASE_Pos)

0x00100000

◆ RTC_TAMPCR_TAMP2NOERASE_Pos

#define RTC_TAMPCR_TAMP2NOERASE_Pos   (20U)

◆ RTC_TAMPCR_TAMP2TRG

#define RTC_TAMPCR_TAMP2TRG   RTC_TAMPCR_TAMP2TRG_Msk

◆ RTC_TAMPCR_TAMP2TRG_Msk

#define RTC_TAMPCR_TAMP2TRG_Msk   (0x1UL << RTC_TAMPCR_TAMP2TRG_Pos)

0x00000010

◆ RTC_TAMPCR_TAMP2TRG_Pos

#define RTC_TAMPCR_TAMP2TRG_Pos   (4U)

◆ RTC_TAMPCR_TAMPFLT

#define RTC_TAMPCR_TAMPFLT   RTC_TAMPCR_TAMPFLT_Msk

◆ RTC_TAMPCR_TAMPFLT_0

#define RTC_TAMPCR_TAMPFLT_0   (0x1UL << RTC_TAMPCR_TAMPFLT_Pos)

0x00000800

◆ RTC_TAMPCR_TAMPFLT_1

#define RTC_TAMPCR_TAMPFLT_1   (0x2UL << RTC_TAMPCR_TAMPFLT_Pos)

0x00001000

◆ RTC_TAMPCR_TAMPFLT_Msk

#define RTC_TAMPCR_TAMPFLT_Msk   (0x3UL << RTC_TAMPCR_TAMPFLT_Pos)

0x00001800

◆ RTC_TAMPCR_TAMPFLT_Pos

#define RTC_TAMPCR_TAMPFLT_Pos   (11U)

◆ RTC_TAMPCR_TAMPFREQ

#define RTC_TAMPCR_TAMPFREQ   RTC_TAMPCR_TAMPFREQ_Msk

◆ RTC_TAMPCR_TAMPFREQ_0

#define RTC_TAMPCR_TAMPFREQ_0   (0x1UL << RTC_TAMPCR_TAMPFREQ_Pos)

0x00000100

◆ RTC_TAMPCR_TAMPFREQ_1

#define RTC_TAMPCR_TAMPFREQ_1   (0x2UL << RTC_TAMPCR_TAMPFREQ_Pos)

0x00000200

◆ RTC_TAMPCR_TAMPFREQ_2

#define RTC_TAMPCR_TAMPFREQ_2   (0x4UL << RTC_TAMPCR_TAMPFREQ_Pos)

0x00000400

◆ RTC_TAMPCR_TAMPFREQ_Msk

#define RTC_TAMPCR_TAMPFREQ_Msk   (0x7UL << RTC_TAMPCR_TAMPFREQ_Pos)

0x00000700

◆ RTC_TAMPCR_TAMPFREQ_Pos

#define RTC_TAMPCR_TAMPFREQ_Pos   (8U)

◆ RTC_TAMPCR_TAMPIE

#define RTC_TAMPCR_TAMPIE   RTC_TAMPCR_TAMPIE_Msk

◆ RTC_TAMPCR_TAMPIE_Msk

#define RTC_TAMPCR_TAMPIE_Msk   (0x1UL << RTC_TAMPCR_TAMPIE_Pos)

0x00000004

◆ RTC_TAMPCR_TAMPIE_Pos

#define RTC_TAMPCR_TAMPIE_Pos   (2U)

◆ RTC_TAMPCR_TAMPPRCH

#define RTC_TAMPCR_TAMPPRCH   RTC_TAMPCR_TAMPPRCH_Msk

◆ RTC_TAMPCR_TAMPPRCH_0

#define RTC_TAMPCR_TAMPPRCH_0   (0x1UL << RTC_TAMPCR_TAMPPRCH_Pos)

0x00002000

◆ RTC_TAMPCR_TAMPPRCH_1

#define RTC_TAMPCR_TAMPPRCH_1   (0x2UL << RTC_TAMPCR_TAMPPRCH_Pos)

0x00004000

◆ RTC_TAMPCR_TAMPPRCH_Msk

#define RTC_TAMPCR_TAMPPRCH_Msk   (0x3UL << RTC_TAMPCR_TAMPPRCH_Pos)

0x00006000

◆ RTC_TAMPCR_TAMPPRCH_Pos

#define RTC_TAMPCR_TAMPPRCH_Pos   (13U)

◆ RTC_TAMPCR_TAMPPUDIS

#define RTC_TAMPCR_TAMPPUDIS   RTC_TAMPCR_TAMPPUDIS_Msk

◆ RTC_TAMPCR_TAMPPUDIS_Msk

#define RTC_TAMPCR_TAMPPUDIS_Msk   (0x1UL << RTC_TAMPCR_TAMPPUDIS_Pos)

0x00008000

◆ RTC_TAMPCR_TAMPPUDIS_Pos

#define RTC_TAMPCR_TAMPPUDIS_Pos   (15U)

◆ RTC_TAMPCR_TAMPTS

#define RTC_TAMPCR_TAMPTS   RTC_TAMPCR_TAMPTS_Msk

◆ RTC_TAMPCR_TAMPTS_Msk

#define RTC_TAMPCR_TAMPTS_Msk   (0x1UL << RTC_TAMPCR_TAMPTS_Pos)

0x00000080

◆ RTC_TAMPCR_TAMPTS_Pos

#define RTC_TAMPCR_TAMPTS_Pos   (7U)

◆ RTC_TAMPER1_SUPPORT

#define RTC_TAMPER1_SUPPORT

◆ RTC_TAMPER2_SUPPORT

#define RTC_TAMPER2_SUPPORT

◆ RTC_TR_HT

#define RTC_TR_HT   RTC_TR_HT_Msk

◆ RTC_TR_HT_0

#define RTC_TR_HT_0   (0x1UL << RTC_TR_HT_Pos)

0x00100000

◆ RTC_TR_HT_1

#define RTC_TR_HT_1   (0x2UL << RTC_TR_HT_Pos)

0x00200000

◆ RTC_TR_HT_Msk

#define RTC_TR_HT_Msk   (0x3UL << RTC_TR_HT_Pos)

0x00300000

◆ RTC_TR_HT_Pos

#define RTC_TR_HT_Pos   (20U)

◆ RTC_TR_HU

#define RTC_TR_HU   RTC_TR_HU_Msk

◆ RTC_TR_HU_0

#define RTC_TR_HU_0   (0x1UL << RTC_TR_HU_Pos)

0x00010000

◆ RTC_TR_HU_1

#define RTC_TR_HU_1   (0x2UL << RTC_TR_HU_Pos)

0x00020000

◆ RTC_TR_HU_2

#define RTC_TR_HU_2   (0x4UL << RTC_TR_HU_Pos)

0x00040000

◆ RTC_TR_HU_3

#define RTC_TR_HU_3   (0x8UL << RTC_TR_HU_Pos)

0x00080000

◆ RTC_TR_HU_Msk

#define RTC_TR_HU_Msk   (0xFUL << RTC_TR_HU_Pos)

0x000F0000

◆ RTC_TR_HU_Pos

#define RTC_TR_HU_Pos   (16U)

◆ RTC_TR_MNT

#define RTC_TR_MNT   RTC_TR_MNT_Msk

◆ RTC_TR_MNT_0

#define RTC_TR_MNT_0   (0x1UL << RTC_TR_MNT_Pos)

0x00001000

◆ RTC_TR_MNT_1

#define RTC_TR_MNT_1   (0x2UL << RTC_TR_MNT_Pos)

0x00002000

◆ RTC_TR_MNT_2

#define RTC_TR_MNT_2   (0x4UL << RTC_TR_MNT_Pos)

0x00004000

◆ RTC_TR_MNT_Msk

#define RTC_TR_MNT_Msk   (0x7UL << RTC_TR_MNT_Pos)

0x00007000

◆ RTC_TR_MNT_Pos

#define RTC_TR_MNT_Pos   (12U)

◆ RTC_TR_MNU

#define RTC_TR_MNU   RTC_TR_MNU_Msk

◆ RTC_TR_MNU_0

#define RTC_TR_MNU_0   (0x1UL << RTC_TR_MNU_Pos)

0x00000100

◆ RTC_TR_MNU_1

#define RTC_TR_MNU_1   (0x2UL << RTC_TR_MNU_Pos)

0x00000200

◆ RTC_TR_MNU_2

#define RTC_TR_MNU_2   (0x4UL << RTC_TR_MNU_Pos)

0x00000400

◆ RTC_TR_MNU_3

#define RTC_TR_MNU_3   (0x8UL << RTC_TR_MNU_Pos)

0x00000800

◆ RTC_TR_MNU_Msk

#define RTC_TR_MNU_Msk   (0xFUL << RTC_TR_MNU_Pos)

0x00000F00

◆ RTC_TR_MNU_Pos

#define RTC_TR_MNU_Pos   (8U)

◆ RTC_TR_PM

#define RTC_TR_PM   RTC_TR_PM_Msk

◆ RTC_TR_PM_Msk

#define RTC_TR_PM_Msk   (0x1UL << RTC_TR_PM_Pos)

0x00400000

◆ RTC_TR_PM_Pos

#define RTC_TR_PM_Pos   (22U)

◆ RTC_TR_ST

#define RTC_TR_ST   RTC_TR_ST_Msk

◆ RTC_TR_ST_0

#define RTC_TR_ST_0   (0x1UL << RTC_TR_ST_Pos)

0x00000010

◆ RTC_TR_ST_1

#define RTC_TR_ST_1   (0x2UL << RTC_TR_ST_Pos)

0x00000020

◆ RTC_TR_ST_2

#define RTC_TR_ST_2   (0x4UL << RTC_TR_ST_Pos)

0x00000040

◆ RTC_TR_ST_Msk

#define RTC_TR_ST_Msk   (0x7UL << RTC_TR_ST_Pos)

0x00000070

◆ RTC_TR_ST_Pos

#define RTC_TR_ST_Pos   (4U)

◆ RTC_TR_SU

#define RTC_TR_SU   RTC_TR_SU_Msk

◆ RTC_TR_SU_0

#define RTC_TR_SU_0   (0x1UL << RTC_TR_SU_Pos)

0x00000001

◆ RTC_TR_SU_1

#define RTC_TR_SU_1   (0x2UL << RTC_TR_SU_Pos)

0x00000002

◆ RTC_TR_SU_2

#define RTC_TR_SU_2   (0x4UL << RTC_TR_SU_Pos)

0x00000004

◆ RTC_TR_SU_3

#define RTC_TR_SU_3   (0x8UL << RTC_TR_SU_Pos)

0x00000008

◆ RTC_TR_SU_Msk

#define RTC_TR_SU_Msk   (0xFUL << RTC_TR_SU_Pos)

0x0000000F

◆ RTC_TR_SU_Pos

#define RTC_TR_SU_Pos   (0U)

◆ RTC_TSDR_DT

#define RTC_TSDR_DT   RTC_TSDR_DT_Msk

◆ RTC_TSDR_DT_0

#define RTC_TSDR_DT_0   (0x1UL << RTC_TSDR_DT_Pos)

0x00000010

◆ RTC_TSDR_DT_1

#define RTC_TSDR_DT_1   (0x2UL << RTC_TSDR_DT_Pos)

0x00000020

◆ RTC_TSDR_DT_Msk

#define RTC_TSDR_DT_Msk   (0x3UL << RTC_TSDR_DT_Pos)

0x00000030

◆ RTC_TSDR_DT_Pos

#define RTC_TSDR_DT_Pos   (4U)

◆ RTC_TSDR_DU

#define RTC_TSDR_DU   RTC_TSDR_DU_Msk

◆ RTC_TSDR_DU_0

#define RTC_TSDR_DU_0   (0x1UL << RTC_TSDR_DU_Pos)

0x00000001

◆ RTC_TSDR_DU_1

#define RTC_TSDR_DU_1   (0x2UL << RTC_TSDR_DU_Pos)

0x00000002

◆ RTC_TSDR_DU_2

#define RTC_TSDR_DU_2   (0x4UL << RTC_TSDR_DU_Pos)

0x00000004

◆ RTC_TSDR_DU_3

#define RTC_TSDR_DU_3   (0x8UL << RTC_TSDR_DU_Pos)

0x00000008

◆ RTC_TSDR_DU_Msk

#define RTC_TSDR_DU_Msk   (0xFUL << RTC_TSDR_DU_Pos)

0x0000000F

◆ RTC_TSDR_DU_Pos

#define RTC_TSDR_DU_Pos   (0U)

◆ RTC_TSDR_MT

#define RTC_TSDR_MT   RTC_TSDR_MT_Msk

◆ RTC_TSDR_MT_Msk

#define RTC_TSDR_MT_Msk   (0x1UL << RTC_TSDR_MT_Pos)

0x00001000

◆ RTC_TSDR_MT_Pos

#define RTC_TSDR_MT_Pos   (12U)

◆ RTC_TSDR_MU

#define RTC_TSDR_MU   RTC_TSDR_MU_Msk

◆ RTC_TSDR_MU_0

#define RTC_TSDR_MU_0   (0x1UL << RTC_TSDR_MU_Pos)

0x00000100

◆ RTC_TSDR_MU_1

#define RTC_TSDR_MU_1   (0x2UL << RTC_TSDR_MU_Pos)

0x00000200

◆ RTC_TSDR_MU_2

#define RTC_TSDR_MU_2   (0x4UL << RTC_TSDR_MU_Pos)

0x00000400

◆ RTC_TSDR_MU_3

#define RTC_TSDR_MU_3   (0x8UL << RTC_TSDR_MU_Pos)

0x00000800

◆ RTC_TSDR_MU_Msk

#define RTC_TSDR_MU_Msk   (0xFUL << RTC_TSDR_MU_Pos)

0x00000F00

◆ RTC_TSDR_MU_Pos

#define RTC_TSDR_MU_Pos   (8U)

◆ RTC_TSDR_WDU

#define RTC_TSDR_WDU   RTC_TSDR_WDU_Msk

◆ RTC_TSDR_WDU_0

#define RTC_TSDR_WDU_0   (0x1UL << RTC_TSDR_WDU_Pos)

0x00002000

◆ RTC_TSDR_WDU_1

#define RTC_TSDR_WDU_1   (0x2UL << RTC_TSDR_WDU_Pos)

0x00004000

◆ RTC_TSDR_WDU_2

#define RTC_TSDR_WDU_2   (0x4UL << RTC_TSDR_WDU_Pos)

0x00008000

◆ RTC_TSDR_WDU_Msk

#define RTC_TSDR_WDU_Msk   (0x7UL << RTC_TSDR_WDU_Pos)

0x0000E000

◆ RTC_TSDR_WDU_Pos

#define RTC_TSDR_WDU_Pos   (13U)

◆ RTC_TSSSR_SS

#define RTC_TSSSR_SS   RTC_TSSSR_SS_Msk

◆ RTC_TSSSR_SS_Msk

#define RTC_TSSSR_SS_Msk   (0xFFFFUL << RTC_TSSSR_SS_Pos)

0x0000FFFF

◆ RTC_TSSSR_SS_Pos

#define RTC_TSSSR_SS_Pos   (0U)

◆ RTC_TSTR_HT

#define RTC_TSTR_HT   RTC_TSTR_HT_Msk

◆ RTC_TSTR_HT_0

#define RTC_TSTR_HT_0   (0x1UL << RTC_TSTR_HT_Pos)

0x00100000

◆ RTC_TSTR_HT_1

#define RTC_TSTR_HT_1   (0x2UL << RTC_TSTR_HT_Pos)

0x00200000

◆ RTC_TSTR_HT_Msk

#define RTC_TSTR_HT_Msk   (0x3UL << RTC_TSTR_HT_Pos)

0x00300000

◆ RTC_TSTR_HT_Pos

#define RTC_TSTR_HT_Pos   (20U)

◆ RTC_TSTR_HU

#define RTC_TSTR_HU   RTC_TSTR_HU_Msk

◆ RTC_TSTR_HU_0

#define RTC_TSTR_HU_0   (0x1UL << RTC_TSTR_HU_Pos)

0x00010000

◆ RTC_TSTR_HU_1

#define RTC_TSTR_HU_1   (0x2UL << RTC_TSTR_HU_Pos)

0x00020000

◆ RTC_TSTR_HU_2

#define RTC_TSTR_HU_2   (0x4UL << RTC_TSTR_HU_Pos)

0x00040000

◆ RTC_TSTR_HU_3

#define RTC_TSTR_HU_3   (0x8UL << RTC_TSTR_HU_Pos)

0x00080000

◆ RTC_TSTR_HU_Msk

#define RTC_TSTR_HU_Msk   (0xFUL << RTC_TSTR_HU_Pos)

0x000F0000

◆ RTC_TSTR_HU_Pos

#define RTC_TSTR_HU_Pos   (16U)

◆ RTC_TSTR_MNT

#define RTC_TSTR_MNT   RTC_TSTR_MNT_Msk

◆ RTC_TSTR_MNT_0

#define RTC_TSTR_MNT_0   (0x1UL << RTC_TSTR_MNT_Pos)

0x00001000

◆ RTC_TSTR_MNT_1

#define RTC_TSTR_MNT_1   (0x2UL << RTC_TSTR_MNT_Pos)

0x00002000

◆ RTC_TSTR_MNT_2

#define RTC_TSTR_MNT_2   (0x4UL << RTC_TSTR_MNT_Pos)

0x00004000

◆ RTC_TSTR_MNT_Msk

#define RTC_TSTR_MNT_Msk   (0x7UL << RTC_TSTR_MNT_Pos)

0x00007000

◆ RTC_TSTR_MNT_Pos

#define RTC_TSTR_MNT_Pos   (12U)

◆ RTC_TSTR_MNU

#define RTC_TSTR_MNU   RTC_TSTR_MNU_Msk

◆ RTC_TSTR_MNU_0

#define RTC_TSTR_MNU_0   (0x1UL << RTC_TSTR_MNU_Pos)

0x00000100

◆ RTC_TSTR_MNU_1

#define RTC_TSTR_MNU_1   (0x2UL << RTC_TSTR_MNU_Pos)

0x00000200

◆ RTC_TSTR_MNU_2

#define RTC_TSTR_MNU_2   (0x4UL << RTC_TSTR_MNU_Pos)

0x00000400

◆ RTC_TSTR_MNU_3

#define RTC_TSTR_MNU_3   (0x8UL << RTC_TSTR_MNU_Pos)

0x00000800

◆ RTC_TSTR_MNU_Msk

#define RTC_TSTR_MNU_Msk   (0xFUL << RTC_TSTR_MNU_Pos)

0x00000F00

◆ RTC_TSTR_MNU_Pos

#define RTC_TSTR_MNU_Pos   (8U)

◆ RTC_TSTR_PM

#define RTC_TSTR_PM   RTC_TSTR_PM_Msk

◆ RTC_TSTR_PM_Msk

#define RTC_TSTR_PM_Msk   (0x1UL << RTC_TSTR_PM_Pos)

0x00400000

◆ RTC_TSTR_PM_Pos

#define RTC_TSTR_PM_Pos   (22U)

◆ RTC_TSTR_ST

#define RTC_TSTR_ST   RTC_TSTR_ST_Msk

◆ RTC_TSTR_ST_0

#define RTC_TSTR_ST_0   (0x1UL << RTC_TSTR_ST_Pos)

0x00000010

◆ RTC_TSTR_ST_1

#define RTC_TSTR_ST_1   (0x2UL << RTC_TSTR_ST_Pos)

0x00000020

◆ RTC_TSTR_ST_2

#define RTC_TSTR_ST_2   (0x4UL << RTC_TSTR_ST_Pos)

0x00000040

◆ RTC_TSTR_ST_Msk

#define RTC_TSTR_ST_Msk   (0x7UL << RTC_TSTR_ST_Pos)

0x00000070

◆ RTC_TSTR_ST_Pos

#define RTC_TSTR_ST_Pos   (4U)

◆ RTC_TSTR_SU

#define RTC_TSTR_SU   RTC_TSTR_SU_Msk

◆ RTC_TSTR_SU_0

#define RTC_TSTR_SU_0   (0x1UL << RTC_TSTR_SU_Pos)

0x00000001

◆ RTC_TSTR_SU_1

#define RTC_TSTR_SU_1   (0x2UL << RTC_TSTR_SU_Pos)

0x00000002

◆ RTC_TSTR_SU_2

#define RTC_TSTR_SU_2   (0x4UL << RTC_TSTR_SU_Pos)

0x00000004

◆ RTC_TSTR_SU_3

#define RTC_TSTR_SU_3   (0x8UL << RTC_TSTR_SU_Pos)

0x00000008

◆ RTC_TSTR_SU_Msk

#define RTC_TSTR_SU_Msk   (0xFUL << RTC_TSTR_SU_Pos)

0x0000000F

◆ RTC_TSTR_SU_Pos

#define RTC_TSTR_SU_Pos   (0U)

◆ RTC_WAKEUP_SUPPORT

#define RTC_WAKEUP_SUPPORT

◆ RTC_WPR_KEY

#define RTC_WPR_KEY   RTC_WPR_KEY_Msk

◆ RTC_WPR_KEY_Msk

#define RTC_WPR_KEY_Msk   (0xFFUL << RTC_WPR_KEY_Pos)

0x000000FF

◆ RTC_WPR_KEY_Pos

#define RTC_WPR_KEY_Pos   (0U)

◆ RTC_WUTR_WUT

#define RTC_WUTR_WUT   RTC_WUTR_WUT_Msk

◆ RTC_WUTR_WUT_Msk

#define RTC_WUTR_WUT_Msk   (0xFFFFUL << RTC_WUTR_WUT_Pos)

0x0000FFFF

◆ RTC_WUTR_WUT_Pos

#define RTC_WUTR_WUT_Pos   (0U)

◆ SPI_CR1_BIDIMODE

#define SPI_CR1_BIDIMODE   SPI_CR1_BIDIMODE_Msk

Bidirectional data mode enable

◆ SPI_CR1_BIDIMODE_Msk

#define SPI_CR1_BIDIMODE_Msk   (0x1UL << SPI_CR1_BIDIMODE_Pos)

0x00008000

◆ SPI_CR1_BIDIMODE_Pos

#define SPI_CR1_BIDIMODE_Pos   (15U)

◆ SPI_CR1_BIDIOE

#define SPI_CR1_BIDIOE   SPI_CR1_BIDIOE_Msk

Output enable in bidirectional mode

◆ SPI_CR1_BIDIOE_Msk

#define SPI_CR1_BIDIOE_Msk   (0x1UL << SPI_CR1_BIDIOE_Pos)

0x00004000

◆ SPI_CR1_BIDIOE_Pos

#define SPI_CR1_BIDIOE_Pos   (14U)

◆ SPI_CR1_BR

#define SPI_CR1_BR   SPI_CR1_BR_Msk

BR[2:0] bits (Baud Rate Control)

◆ SPI_CR1_BR_0

#define SPI_CR1_BR_0   (0x1UL << SPI_CR1_BR_Pos)

0x00000008

◆ SPI_CR1_BR_1

#define SPI_CR1_BR_1   (0x2UL << SPI_CR1_BR_Pos)

0x00000010

◆ SPI_CR1_BR_2

#define SPI_CR1_BR_2   (0x4UL << SPI_CR1_BR_Pos)

0x00000020

◆ SPI_CR1_BR_Msk

#define SPI_CR1_BR_Msk   (0x7UL << SPI_CR1_BR_Pos)

0x00000038

◆ SPI_CR1_BR_Pos

#define SPI_CR1_BR_Pos   (3U)

◆ SPI_CR1_CPHA

#define SPI_CR1_CPHA   SPI_CR1_CPHA_Msk

Clock Phase

◆ SPI_CR1_CPHA_Msk

#define SPI_CR1_CPHA_Msk   (0x1UL << SPI_CR1_CPHA_Pos)

0x00000001

◆ SPI_CR1_CPHA_Pos

#define SPI_CR1_CPHA_Pos   (0U)

◆ SPI_CR1_CPOL

#define SPI_CR1_CPOL   SPI_CR1_CPOL_Msk

Clock Polarity

◆ SPI_CR1_CPOL_Msk

#define SPI_CR1_CPOL_Msk   (0x1UL << SPI_CR1_CPOL_Pos)

0x00000002

◆ SPI_CR1_CPOL_Pos

#define SPI_CR1_CPOL_Pos   (1U)

◆ SPI_CR1_CRCEN

#define SPI_CR1_CRCEN   SPI_CR1_CRCEN_Msk

Hardware CRC calculation enable

◆ SPI_CR1_CRCEN_Msk

#define SPI_CR1_CRCEN_Msk   (0x1UL << SPI_CR1_CRCEN_Pos)

0x00002000

◆ SPI_CR1_CRCEN_Pos

#define SPI_CR1_CRCEN_Pos   (13U)

◆ SPI_CR1_CRCNEXT

#define SPI_CR1_CRCNEXT   SPI_CR1_CRCNEXT_Msk

Transmit CRC next

◆ SPI_CR1_CRCNEXT_Msk

#define SPI_CR1_CRCNEXT_Msk   (0x1UL << SPI_CR1_CRCNEXT_Pos)

0x00001000

◆ SPI_CR1_CRCNEXT_Pos

#define SPI_CR1_CRCNEXT_Pos   (12U)

◆ SPI_CR1_DFF

#define SPI_CR1_DFF   SPI_CR1_DFF_Msk

Data Frame Format

◆ SPI_CR1_DFF_Msk

#define SPI_CR1_DFF_Msk   (0x1UL << SPI_CR1_DFF_Pos)

0x00000800

◆ SPI_CR1_DFF_Pos

#define SPI_CR1_DFF_Pos   (11U)

◆ SPI_CR1_LSBFIRST

#define SPI_CR1_LSBFIRST   SPI_CR1_LSBFIRST_Msk

Frame Format

◆ SPI_CR1_LSBFIRST_Msk

#define SPI_CR1_LSBFIRST_Msk   (0x1UL << SPI_CR1_LSBFIRST_Pos)

0x00000080

◆ SPI_CR1_LSBFIRST_Pos

#define SPI_CR1_LSBFIRST_Pos   (7U)

◆ SPI_CR1_MSTR

#define SPI_CR1_MSTR   SPI_CR1_MSTR_Msk

Master Selection

◆ SPI_CR1_MSTR_Msk

#define SPI_CR1_MSTR_Msk   (0x1UL << SPI_CR1_MSTR_Pos)

0x00000004

◆ SPI_CR1_MSTR_Pos

#define SPI_CR1_MSTR_Pos   (2U)

◆ SPI_CR1_RXONLY

#define SPI_CR1_RXONLY   SPI_CR1_RXONLY_Msk

Receive only

◆ SPI_CR1_RXONLY_Msk

#define SPI_CR1_RXONLY_Msk   (0x1UL << SPI_CR1_RXONLY_Pos)

0x00000400

◆ SPI_CR1_RXONLY_Pos

#define SPI_CR1_RXONLY_Pos   (10U)

◆ SPI_CR1_SPE

#define SPI_CR1_SPE   SPI_CR1_SPE_Msk

SPI Enable

◆ SPI_CR1_SPE_Msk

#define SPI_CR1_SPE_Msk   (0x1UL << SPI_CR1_SPE_Pos)

0x00000040

◆ SPI_CR1_SPE_Pos

#define SPI_CR1_SPE_Pos   (6U)

◆ SPI_CR1_SSI

#define SPI_CR1_SSI   SPI_CR1_SSI_Msk

Internal slave select

◆ SPI_CR1_SSI_Msk

#define SPI_CR1_SSI_Msk   (0x1UL << SPI_CR1_SSI_Pos)

0x00000100

◆ SPI_CR1_SSI_Pos

#define SPI_CR1_SSI_Pos   (8U)

◆ SPI_CR1_SSM

#define SPI_CR1_SSM   SPI_CR1_SSM_Msk

Software slave management

◆ SPI_CR1_SSM_Msk

#define SPI_CR1_SSM_Msk   (0x1UL << SPI_CR1_SSM_Pos)

0x00000200

◆ SPI_CR1_SSM_Pos

#define SPI_CR1_SSM_Pos   (9U)

◆ SPI_CR2_ERRIE

#define SPI_CR2_ERRIE   SPI_CR2_ERRIE_Msk

Error Interrupt Enable

◆ SPI_CR2_ERRIE_Msk

#define SPI_CR2_ERRIE_Msk   (0x1UL << SPI_CR2_ERRIE_Pos)

0x00000020

◆ SPI_CR2_ERRIE_Pos

#define SPI_CR2_ERRIE_Pos   (5U)

◆ SPI_CR2_FRF

#define SPI_CR2_FRF   SPI_CR2_FRF_Msk

Frame Format Enable

◆ SPI_CR2_FRF_Msk

#define SPI_CR2_FRF_Msk   (0x1UL << SPI_CR2_FRF_Pos)

0x00000010

◆ SPI_CR2_FRF_Pos

#define SPI_CR2_FRF_Pos   (4U)

◆ SPI_CR2_RXDMAEN

#define SPI_CR2_RXDMAEN   SPI_CR2_RXDMAEN_Msk

Rx Buffer DMA Enable

◆ SPI_CR2_RXDMAEN_Msk

#define SPI_CR2_RXDMAEN_Msk   (0x1UL << SPI_CR2_RXDMAEN_Pos)

0x00000001

◆ SPI_CR2_RXDMAEN_Pos

#define SPI_CR2_RXDMAEN_Pos   (0U)

◆ SPI_CR2_RXNEIE

#define SPI_CR2_RXNEIE   SPI_CR2_RXNEIE_Msk

RX buffer Not Empty Interrupt Enable

◆ SPI_CR2_RXNEIE_Msk

#define SPI_CR2_RXNEIE_Msk   (0x1UL << SPI_CR2_RXNEIE_Pos)

0x00000040

◆ SPI_CR2_RXNEIE_Pos

#define SPI_CR2_RXNEIE_Pos   (6U)

◆ SPI_CR2_SSOE

#define SPI_CR2_SSOE   SPI_CR2_SSOE_Msk

SS Output Enable

◆ SPI_CR2_SSOE_Msk

#define SPI_CR2_SSOE_Msk   (0x1UL << SPI_CR2_SSOE_Pos)

0x00000004

◆ SPI_CR2_SSOE_Pos

#define SPI_CR2_SSOE_Pos   (2U)

◆ SPI_CR2_TXDMAEN

#define SPI_CR2_TXDMAEN   SPI_CR2_TXDMAEN_Msk

Tx Buffer DMA Enable

◆ SPI_CR2_TXDMAEN_Msk

#define SPI_CR2_TXDMAEN_Msk   (0x1UL << SPI_CR2_TXDMAEN_Pos)

0x00000002

◆ SPI_CR2_TXDMAEN_Pos

#define SPI_CR2_TXDMAEN_Pos   (1U)

◆ SPI_CR2_TXEIE

#define SPI_CR2_TXEIE   SPI_CR2_TXEIE_Msk

Tx buffer Empty Interrupt Enable

◆ SPI_CR2_TXEIE_Msk

#define SPI_CR2_TXEIE_Msk   (0x1UL << SPI_CR2_TXEIE_Pos)

0x00000080

◆ SPI_CR2_TXEIE_Pos

#define SPI_CR2_TXEIE_Pos   (7U)

◆ SPI_CRCPR_CRCPOLY

#define SPI_CRCPR_CRCPOLY   SPI_CRCPR_CRCPOLY_Msk

CRC polynomial register

◆ SPI_CRCPR_CRCPOLY_Msk

#define SPI_CRCPR_CRCPOLY_Msk   (0xFFFFUL << SPI_CRCPR_CRCPOLY_Pos)

0x0000FFFF

◆ SPI_CRCPR_CRCPOLY_Pos

#define SPI_CRCPR_CRCPOLY_Pos   (0U)

◆ SPI_DR_DR

#define SPI_DR_DR   SPI_DR_DR_Msk

Data Register

◆ SPI_DR_DR_Msk

#define SPI_DR_DR_Msk   (0xFFFFUL << SPI_DR_DR_Pos)

0x0000FFFF

◆ SPI_DR_DR_Pos

#define SPI_DR_DR_Pos   (0U)

◆ SPI_I2S_SUPPORT

#define SPI_I2S_SUPPORT

I2S support

◆ SPI_I2SCFGR_CHLEN

#define SPI_I2SCFGR_CHLEN   SPI_I2SCFGR_CHLEN_Msk

Channel length (number of bits per audio channel)

◆ SPI_I2SCFGR_CHLEN_Msk

#define SPI_I2SCFGR_CHLEN_Msk   (0x1UL << SPI_I2SCFGR_CHLEN_Pos)

0x00000001

◆ SPI_I2SCFGR_CHLEN_Pos

#define SPI_I2SCFGR_CHLEN_Pos   (0U)

◆ SPI_I2SCFGR_CKPOL

#define SPI_I2SCFGR_CKPOL   SPI_I2SCFGR_CKPOL_Msk

steady state clock polarity

◆ SPI_I2SCFGR_CKPOL_Msk

#define SPI_I2SCFGR_CKPOL_Msk   (0x1UL << SPI_I2SCFGR_CKPOL_Pos)

0x00000008

◆ SPI_I2SCFGR_CKPOL_Pos

#define SPI_I2SCFGR_CKPOL_Pos   (3U)

◆ SPI_I2SCFGR_DATLEN

#define SPI_I2SCFGR_DATLEN   SPI_I2SCFGR_DATLEN_Msk

DATLEN[1:0] bits (Data length to be transferred)

◆ SPI_I2SCFGR_DATLEN_0

#define SPI_I2SCFGR_DATLEN_0   (0x1UL << SPI_I2SCFGR_DATLEN_Pos)

0x00000002

◆ SPI_I2SCFGR_DATLEN_1

#define SPI_I2SCFGR_DATLEN_1   (0x2UL << SPI_I2SCFGR_DATLEN_Pos)

0x00000004

◆ SPI_I2SCFGR_DATLEN_Msk

#define SPI_I2SCFGR_DATLEN_Msk   (0x3UL << SPI_I2SCFGR_DATLEN_Pos)

0x00000006

◆ SPI_I2SCFGR_DATLEN_Pos

#define SPI_I2SCFGR_DATLEN_Pos   (1U)

◆ SPI_I2SCFGR_I2SCFG

#define SPI_I2SCFGR_I2SCFG   SPI_I2SCFGR_I2SCFG_Msk

I2SCFG[1:0] bits (I2S configuration mode)

◆ SPI_I2SCFGR_I2SCFG_0

#define SPI_I2SCFGR_I2SCFG_0   (0x1UL << SPI_I2SCFGR_I2SCFG_Pos)

0x00000100

◆ SPI_I2SCFGR_I2SCFG_1

#define SPI_I2SCFGR_I2SCFG_1   (0x2UL << SPI_I2SCFGR_I2SCFG_Pos)

0x00000200

◆ SPI_I2SCFGR_I2SCFG_Msk

#define SPI_I2SCFGR_I2SCFG_Msk   (0x3UL << SPI_I2SCFGR_I2SCFG_Pos)

0x00000300

◆ SPI_I2SCFGR_I2SCFG_Pos

#define SPI_I2SCFGR_I2SCFG_Pos   (8U)

◆ SPI_I2SCFGR_I2SE

#define SPI_I2SCFGR_I2SE   SPI_I2SCFGR_I2SE_Msk

I2S Enable

◆ SPI_I2SCFGR_I2SE_Msk

#define SPI_I2SCFGR_I2SE_Msk   (0x1UL << SPI_I2SCFGR_I2SE_Pos)

0x00000400

◆ SPI_I2SCFGR_I2SE_Pos

#define SPI_I2SCFGR_I2SE_Pos   (10U)

◆ SPI_I2SCFGR_I2SMOD

#define SPI_I2SCFGR_I2SMOD   SPI_I2SCFGR_I2SMOD_Msk

I2S mode selection

◆ SPI_I2SCFGR_I2SMOD_Msk

#define SPI_I2SCFGR_I2SMOD_Msk   (0x1UL << SPI_I2SCFGR_I2SMOD_Pos)

0x00000800

◆ SPI_I2SCFGR_I2SMOD_Pos

#define SPI_I2SCFGR_I2SMOD_Pos   (11U)

◆ SPI_I2SCFGR_I2SSTD

#define SPI_I2SCFGR_I2SSTD   SPI_I2SCFGR_I2SSTD_Msk

I2SSTD[1:0] bits (I2S standard selection)

◆ SPI_I2SCFGR_I2SSTD_0

#define SPI_I2SCFGR_I2SSTD_0   (0x1UL << SPI_I2SCFGR_I2SSTD_Pos)

0x00000010

◆ SPI_I2SCFGR_I2SSTD_1

#define SPI_I2SCFGR_I2SSTD_1   (0x2UL << SPI_I2SCFGR_I2SSTD_Pos)

0x00000020

◆ SPI_I2SCFGR_I2SSTD_Msk

#define SPI_I2SCFGR_I2SSTD_Msk   (0x3UL << SPI_I2SCFGR_I2SSTD_Pos)

0x00000030

◆ SPI_I2SCFGR_I2SSTD_Pos

#define SPI_I2SCFGR_I2SSTD_Pos   (4U)

◆ SPI_I2SCFGR_PCMSYNC

#define SPI_I2SCFGR_PCMSYNC   SPI_I2SCFGR_PCMSYNC_Msk

PCM frame synchronization

◆ SPI_I2SCFGR_PCMSYNC_Msk

#define SPI_I2SCFGR_PCMSYNC_Msk   (0x1UL << SPI_I2SCFGR_PCMSYNC_Pos)

0x00000080

◆ SPI_I2SCFGR_PCMSYNC_Pos

#define SPI_I2SCFGR_PCMSYNC_Pos   (7U)

◆ SPI_I2SPR_I2SDIV

#define SPI_I2SPR_I2SDIV   SPI_I2SPR_I2SDIV_Msk

I2S Linear prescaler

◆ SPI_I2SPR_I2SDIV_Msk

#define SPI_I2SPR_I2SDIV_Msk   (0xFFUL << SPI_I2SPR_I2SDIV_Pos)

0x000000FF

◆ SPI_I2SPR_I2SDIV_Pos

#define SPI_I2SPR_I2SDIV_Pos   (0U)

◆ SPI_I2SPR_MCKOE

#define SPI_I2SPR_MCKOE   SPI_I2SPR_MCKOE_Msk

Master Clock Output Enable

◆ SPI_I2SPR_MCKOE_Msk

#define SPI_I2SPR_MCKOE_Msk   (0x1UL << SPI_I2SPR_MCKOE_Pos)

0x00000200

◆ SPI_I2SPR_MCKOE_Pos

#define SPI_I2SPR_MCKOE_Pos   (9U)

◆ SPI_I2SPR_ODD

#define SPI_I2SPR_ODD   SPI_I2SPR_ODD_Msk

Odd factor for the prescaler

◆ SPI_I2SPR_ODD_Msk

#define SPI_I2SPR_ODD_Msk   (0x1UL << SPI_I2SPR_ODD_Pos)

0x00000100

◆ SPI_I2SPR_ODD_Pos

#define SPI_I2SPR_ODD_Pos   (8U)

◆ SPI_RXCRCR_RXCRC

#define SPI_RXCRCR_RXCRC   SPI_RXCRCR_RXCRC_Msk

Rx CRC Register

◆ SPI_RXCRCR_RXCRC_Msk

#define SPI_RXCRCR_RXCRC_Msk   (0xFFFFUL << SPI_RXCRCR_RXCRC_Pos)

0x0000FFFF

◆ SPI_RXCRCR_RXCRC_Pos

#define SPI_RXCRCR_RXCRC_Pos   (0U)

◆ SPI_SR_BSY

#define SPI_SR_BSY   SPI_SR_BSY_Msk

Busy flag

◆ SPI_SR_BSY_Msk

#define SPI_SR_BSY_Msk   (0x1UL << SPI_SR_BSY_Pos)

0x00000080

◆ SPI_SR_BSY_Pos

#define SPI_SR_BSY_Pos   (7U)

◆ SPI_SR_CHSIDE

#define SPI_SR_CHSIDE   SPI_SR_CHSIDE_Msk

Channel side

◆ SPI_SR_CHSIDE_Msk

#define SPI_SR_CHSIDE_Msk   (0x1UL << SPI_SR_CHSIDE_Pos)

0x00000004

◆ SPI_SR_CHSIDE_Pos

#define SPI_SR_CHSIDE_Pos   (2U)

◆ SPI_SR_CRCERR

#define SPI_SR_CRCERR   SPI_SR_CRCERR_Msk

CRC Error flag

◆ SPI_SR_CRCERR_Msk

#define SPI_SR_CRCERR_Msk   (0x1UL << SPI_SR_CRCERR_Pos)

0x00000010

◆ SPI_SR_CRCERR_Pos

#define SPI_SR_CRCERR_Pos   (4U)

◆ SPI_SR_FRE

#define SPI_SR_FRE   SPI_SR_FRE_Msk

TI frame format error

◆ SPI_SR_FRE_Msk

#define SPI_SR_FRE_Msk   (0x1UL << SPI_SR_FRE_Pos)

0x00000100

◆ SPI_SR_FRE_Pos

#define SPI_SR_FRE_Pos   (8U)

◆ SPI_SR_MODF

#define SPI_SR_MODF   SPI_SR_MODF_Msk

Mode fault

◆ SPI_SR_MODF_Msk

#define SPI_SR_MODF_Msk   (0x1UL << SPI_SR_MODF_Pos)

0x00000020

◆ SPI_SR_MODF_Pos

#define SPI_SR_MODF_Pos   (5U)

◆ SPI_SR_OVR

#define SPI_SR_OVR   SPI_SR_OVR_Msk

Overrun flag

◆ SPI_SR_OVR_Msk

#define SPI_SR_OVR_Msk   (0x1UL << SPI_SR_OVR_Pos)

0x00000040

◆ SPI_SR_OVR_Pos

#define SPI_SR_OVR_Pos   (6U)

◆ SPI_SR_RXNE

#define SPI_SR_RXNE   SPI_SR_RXNE_Msk

Receive buffer Not Empty

◆ SPI_SR_RXNE_Msk

#define SPI_SR_RXNE_Msk   (0x1UL << SPI_SR_RXNE_Pos)

0x00000001

◆ SPI_SR_RXNE_Pos

#define SPI_SR_RXNE_Pos   (0U)

◆ SPI_SR_TXE

#define SPI_SR_TXE   SPI_SR_TXE_Msk

Transmit buffer Empty

◆ SPI_SR_TXE_Msk

#define SPI_SR_TXE_Msk   (0x1UL << SPI_SR_TXE_Pos)

0x00000002

◆ SPI_SR_TXE_Pos

#define SPI_SR_TXE_Pos   (1U)

◆ SPI_SR_UDR

#define SPI_SR_UDR   SPI_SR_UDR_Msk

Underrun flag

◆ SPI_SR_UDR_Msk

#define SPI_SR_UDR_Msk   (0x1UL << SPI_SR_UDR_Pos)

0x00000008

◆ SPI_SR_UDR_Pos

#define SPI_SR_UDR_Pos   (3U)

◆ SPI_TXCRCR_TXCRC

#define SPI_TXCRCR_TXCRC   SPI_TXCRCR_TXCRC_Msk

Tx CRC Register

◆ SPI_TXCRCR_TXCRC_Msk

#define SPI_TXCRCR_TXCRC_Msk   (0xFFFFUL << SPI_TXCRCR_TXCRC_Pos)

0x0000FFFF

◆ SPI_TXCRCR_TXCRC_Pos

#define SPI_TXCRCR_TXCRC_Pos   (0U)

◆ SYSCFG_CFGR1_BOOT_MODE

#define SYSCFG_CFGR1_BOOT_MODE   SYSCFG_CFGR1_BOOT_MODE_Msk

SYSCFG_Boot mode Config

◆ SYSCFG_CFGR1_BOOT_MODE_0

#define SYSCFG_CFGR1_BOOT_MODE_0   (0x1UL << SYSCFG_CFGR1_BOOT_MODE_Pos)

0x00000100

◆ SYSCFG_CFGR1_BOOT_MODE_1

#define SYSCFG_CFGR1_BOOT_MODE_1   (0x2UL << SYSCFG_CFGR1_BOOT_MODE_Pos)

0x00000200

◆ SYSCFG_CFGR1_BOOT_MODE_Msk

#define SYSCFG_CFGR1_BOOT_MODE_Msk   (0x3UL << SYSCFG_CFGR1_BOOT_MODE_Pos)

0x00000300

◆ SYSCFG_CFGR1_BOOT_MODE_Pos

#define SYSCFG_CFGR1_BOOT_MODE_Pos   (8U)

◆ SYSCFG_CFGR1_MEM_MODE

#define SYSCFG_CFGR1_MEM_MODE   SYSCFG_CFGR1_MEM_MODE_Msk

SYSCFG_Memory Remap Config

◆ SYSCFG_CFGR1_MEM_MODE_0

#define SYSCFG_CFGR1_MEM_MODE_0   (0x1UL << SYSCFG_CFGR1_MEM_MODE_Pos)

0x00000001

◆ SYSCFG_CFGR1_MEM_MODE_1

#define SYSCFG_CFGR1_MEM_MODE_1   (0x2UL << SYSCFG_CFGR1_MEM_MODE_Pos)

0x00000002

◆ SYSCFG_CFGR1_MEM_MODE_Msk

#define SYSCFG_CFGR1_MEM_MODE_Msk   (0x3UL << SYSCFG_CFGR1_MEM_MODE_Pos)

0x00000003

◆ SYSCFG_CFGR1_MEM_MODE_Pos

#define SYSCFG_CFGR1_MEM_MODE_Pos   (0U)

◆ SYSCFG_CFGR2_CAPA

#define SYSCFG_CFGR2_CAPA   SYSCFG_CFGR2_CAPA_Msk

Connection of internal Vlcd rail to external capacitors

◆ SYSCFG_CFGR2_CAPA_0

#define SYSCFG_CFGR2_CAPA_0   (0x1UL << SYSCFG_CFGR2_CAPA_Pos)

0x00000002

◆ SYSCFG_CFGR2_CAPA_1

#define SYSCFG_CFGR2_CAPA_1   (0x2UL << SYSCFG_CFGR2_CAPA_Pos)

0x00000004

◆ SYSCFG_CFGR2_CAPA_2

#define SYSCFG_CFGR2_CAPA_2   (0x4UL << SYSCFG_CFGR2_CAPA_Pos)

0x00000008

◆ SYSCFG_CFGR2_CAPA_Msk

#define SYSCFG_CFGR2_CAPA_Msk   (0x7UL << SYSCFG_CFGR2_CAPA_Pos)

0x0000000E

◆ SYSCFG_CFGR2_CAPA_Pos

#define SYSCFG_CFGR2_CAPA_Pos   (1U)

◆ SYSCFG_CFGR2_FWDISEN

#define SYSCFG_CFGR2_FWDISEN   SYSCFG_CFGR2_FWDISEN_Msk

Firewall disable bit

◆ SYSCFG_CFGR2_FWDISEN_Msk

#define SYSCFG_CFGR2_FWDISEN_Msk   (0x1UL << SYSCFG_CFGR2_FWDISEN_Pos)

0x00000001

◆ SYSCFG_CFGR2_FWDISEN_Pos

#define SYSCFG_CFGR2_FWDISEN_Pos   (0U)

◆ SYSCFG_CFGR2_I2C1_FMP

#define SYSCFG_CFGR2_I2C1_FMP   SYSCFG_CFGR2_I2C1_FMP_Msk

I2C1 Fast mode plus

◆ SYSCFG_CFGR2_I2C1_FMP_Msk

#define SYSCFG_CFGR2_I2C1_FMP_Msk   (0x1UL << SYSCFG_CFGR2_I2C1_FMP_Pos)

0x00001000

◆ SYSCFG_CFGR2_I2C1_FMP_Pos

#define SYSCFG_CFGR2_I2C1_FMP_Pos   (12U)

◆ SYSCFG_CFGR2_I2C2_FMP

#define SYSCFG_CFGR2_I2C2_FMP   SYSCFG_CFGR2_I2C2_FMP_Msk

I2C2 Fast mode plus

◆ SYSCFG_CFGR2_I2C2_FMP_Msk

#define SYSCFG_CFGR2_I2C2_FMP_Msk   (0x1UL << SYSCFG_CFGR2_I2C2_FMP_Pos)

0x00002000

◆ SYSCFG_CFGR2_I2C2_FMP_Pos

#define SYSCFG_CFGR2_I2C2_FMP_Pos   (13U)

◆ SYSCFG_CFGR2_I2C_PB6_FMP

#define SYSCFG_CFGR2_I2C_PB6_FMP   SYSCFG_CFGR2_I2C_PB6_FMP_Msk

I2C PB6 Fast mode plus

◆ SYSCFG_CFGR2_I2C_PB6_FMP_Msk

#define SYSCFG_CFGR2_I2C_PB6_FMP_Msk   (0x1UL << SYSCFG_CFGR2_I2C_PB6_FMP_Pos)

0x00000100

◆ SYSCFG_CFGR2_I2C_PB6_FMP_Pos

#define SYSCFG_CFGR2_I2C_PB6_FMP_Pos   (8U)

◆ SYSCFG_CFGR2_I2C_PB7_FMP

#define SYSCFG_CFGR2_I2C_PB7_FMP   SYSCFG_CFGR2_I2C_PB7_FMP_Msk

I2C PB7 Fast mode plus

◆ SYSCFG_CFGR2_I2C_PB7_FMP_Msk

#define SYSCFG_CFGR2_I2C_PB7_FMP_Msk   (0x1UL << SYSCFG_CFGR2_I2C_PB7_FMP_Pos)

0x00000200

◆ SYSCFG_CFGR2_I2C_PB7_FMP_Pos

#define SYSCFG_CFGR2_I2C_PB7_FMP_Pos   (9U)

◆ SYSCFG_CFGR2_I2C_PB8_FMP

#define SYSCFG_CFGR2_I2C_PB8_FMP   SYSCFG_CFGR2_I2C_PB8_FMP_Msk

I2C PB8 Fast mode plus

◆ SYSCFG_CFGR2_I2C_PB8_FMP_Msk

#define SYSCFG_CFGR2_I2C_PB8_FMP_Msk   (0x1UL << SYSCFG_CFGR2_I2C_PB8_FMP_Pos)

0x00000400

◆ SYSCFG_CFGR2_I2C_PB8_FMP_Pos

#define SYSCFG_CFGR2_I2C_PB8_FMP_Pos   (10U)

◆ SYSCFG_CFGR2_I2C_PB9_FMP

#define SYSCFG_CFGR2_I2C_PB9_FMP   SYSCFG_CFGR2_I2C_PB9_FMP_Msk

I2C PB9 Fast mode plus

◆ SYSCFG_CFGR2_I2C_PB9_FMP_Msk

#define SYSCFG_CFGR2_I2C_PB9_FMP_Msk   (0x1UL << SYSCFG_CFGR2_I2C_PB9_FMP_Pos)

0x00000800

◆ SYSCFG_CFGR2_I2C_PB9_FMP_Pos

#define SYSCFG_CFGR2_I2C_PB9_FMP_Pos   (11U)

◆ SYSCFG_CFGR3_EN_BGAP

#define SYSCFG_CFGR3_EN_BGAP   SYSCFG_CFGR3_EN_VREFINT

◆ SYSCFG_CFGR3_EN_VREFINT

#define SYSCFG_CFGR3_EN_VREFINT   SYSCFG_CFGR3_EN_VREFINT_Msk

Vref Enable bit

◆ SYSCFG_CFGR3_EN_VREFINT_Msk

#define SYSCFG_CFGR3_EN_VREFINT_Msk   (0x1UL << SYSCFG_CFGR3_EN_VREFINT_Pos)

0x00000100

◆ SYSCFG_CFGR3_EN_VREFINT_Pos

#define SYSCFG_CFGR3_EN_VREFINT_Pos   (0U)

◆ SYSCFG_CFGR3_ENBUF_BGAP_ADC

#define SYSCFG_CFGR3_ENBUF_BGAP_ADC   SYSCFG_CFGR3_ENBUF_VREFINT_ADC

◆ SYSCFG_CFGR3_ENBUF_SENSOR_ADC

#define SYSCFG_CFGR3_ENBUF_SENSOR_ADC   SYSCFG_CFGR3_ENBUF_SENSOR_ADC_Msk

Sensor reference for ADC enable bit

◆ SYSCFG_CFGR3_ENBUF_SENSOR_ADC_Msk

#define SYSCFG_CFGR3_ENBUF_SENSOR_ADC_Msk   (0x1UL << SYSCFG_CFGR3_ENBUF_SENSOR_ADC_Pos)

0x00000200

◆ SYSCFG_CFGR3_ENBUF_SENSOR_ADC_Pos

#define SYSCFG_CFGR3_ENBUF_SENSOR_ADC_Pos   (9U)

◆ SYSCFG_CFGR3_ENBUF_VREFINT_ADC

#define SYSCFG_CFGR3_ENBUF_VREFINT_ADC   SYSCFG_CFGR3_ENBUF_VREFINT_ADC_Msk

VREFINT reference for ADC enable bit

◆ SYSCFG_CFGR3_ENBUF_VREFINT_ADC_Msk

#define SYSCFG_CFGR3_ENBUF_VREFINT_ADC_Msk   (0x1UL << SYSCFG_CFGR3_ENBUF_VREFINT_ADC_Pos)

0x00000100

◆ SYSCFG_CFGR3_ENBUF_VREFINT_ADC_Pos

#define SYSCFG_CFGR3_ENBUF_VREFINT_ADC_Pos   (8U)

◆ SYSCFG_CFGR3_ENBUFLP_BGAP_COMP

#define SYSCFG_CFGR3_ENBUFLP_BGAP_COMP   SYSCFG_CFGR3_ENBUFLP_VREFINT_COMP

◆ SYSCFG_CFGR3_ENBUFLP_VREFINT_COMP

#define SYSCFG_CFGR3_ENBUFLP_VREFINT_COMP   SYSCFG_CFGR3_ENBUFLP_VREFINT_COMP_Msk

VREFINT reference for comparator 2 enable bit

◆ SYSCFG_CFGR3_ENBUFLP_VREFINT_COMP_Msk

#define SYSCFG_CFGR3_ENBUFLP_VREFINT_COMP_Msk   (0x1UL << SYSCFG_CFGR3_ENBUFLP_VREFINT_COMP_Pos)

0x00001000

◆ SYSCFG_CFGR3_ENBUFLP_VREFINT_COMP_Pos

#define SYSCFG_CFGR3_ENBUFLP_VREFINT_COMP_Pos   (12U)

◆ SYSCFG_CFGR3_ENREF_HSI48

#define SYSCFG_CFGR3_ENREF_HSI48   SYSCFG_CFGR3_ENREF_HSI48_Msk

VREFINT reference or 48 MHz RC oscillator enable bit

◆ SYSCFG_CFGR3_ENREF_HSI48_Msk

#define SYSCFG_CFGR3_ENREF_HSI48_Msk   (0x1UL << SYSCFG_CFGR3_ENREF_HSI48_Pos)

0x00002000

◆ SYSCFG_CFGR3_ENREF_HSI48_Pos

#define SYSCFG_CFGR3_ENREF_HSI48_Pos   (13U)

◆ SYSCFG_CFGR3_ENREF_RC48MHz

#define SYSCFG_CFGR3_ENREF_RC48MHz   SYSCFG_CFGR3_ENREF_HSI48

◆ SYSCFG_CFGR3_REF_HSI48_RDYF

#define SYSCFG_CFGR3_REF_HSI48_RDYF   SYSCFG_CFGR3_VREFINT_RDYF

◆ SYSCFG_CFGR3_REF_LOCK

#define SYSCFG_CFGR3_REF_LOCK   SYSCFG_CFGR3_REF_LOCK_Msk

CFGR3 lock bit

◆ SYSCFG_CFGR3_REF_LOCK_Msk

#define SYSCFG_CFGR3_REF_LOCK_Msk   (0x1UL << SYSCFG_CFGR3_REF_LOCK_Pos)

0x80000000

◆ SYSCFG_CFGR3_REF_LOCK_Pos

#define SYSCFG_CFGR3_REF_LOCK_Pos   (31U)

◆ SYSCFG_CFGR3_REF_RC48MHz_RDYF

#define SYSCFG_CFGR3_REF_RC48MHz_RDYF   SYSCFG_CFGR3_VREFINT_RDYF

◆ SYSCFG_CFGR3_SENSOR_ADC_RDYF

#define SYSCFG_CFGR3_SENSOR_ADC_RDYF   SYSCFG_CFGR3_VREFINT_RDYF

◆ SYSCFG_CFGR3_VREF_OUT

#define SYSCFG_CFGR3_VREF_OUT   SYSCFG_CFGR3_VREF_OUT_Msk

Verf_ADC connection bit

◆ SYSCFG_CFGR3_VREF_OUT_0

#define SYSCFG_CFGR3_VREF_OUT_0   (0x1UL << SYSCFG_CFGR3_VREF_OUT_Pos)

0x00000010

◆ SYSCFG_CFGR3_VREF_OUT_1

#define SYSCFG_CFGR3_VREF_OUT_1   (0x2UL << SYSCFG_CFGR3_VREF_OUT_Pos)

0x00000020

◆ SYSCFG_CFGR3_VREF_OUT_Msk

#define SYSCFG_CFGR3_VREF_OUT_Msk   (0x3UL << SYSCFG_CFGR3_VREF_OUT_Pos)

0x00000030

◆ SYSCFG_CFGR3_VREF_OUT_Pos

#define SYSCFG_CFGR3_VREF_OUT_Pos   (4U)

◆ SYSCFG_CFGR3_VREFINT_ADC_RDYF

#define SYSCFG_CFGR3_VREFINT_ADC_RDYF   SYSCFG_CFGR3_VREFINT_RDYF

◆ SYSCFG_CFGR3_VREFINT_COMP_RDYF

#define SYSCFG_CFGR3_VREFINT_COMP_RDYF   SYSCFG_CFGR3_VREFINT_RDYF

◆ SYSCFG_CFGR3_VREFINT_RDYF

#define SYSCFG_CFGR3_VREFINT_RDYF   SYSCFG_CFGR3_VREFINT_RDYF_Msk

VREFINT ready flag

◆ SYSCFG_CFGR3_VREFINT_RDYF_Msk

#define SYSCFG_CFGR3_VREFINT_RDYF_Msk   (0x1UL << SYSCFG_CFGR3_VREFINT_RDYF_Pos)

0x40000000

◆ SYSCFG_CFGR3_VREFINT_RDYF_Pos

#define SYSCFG_CFGR3_VREFINT_RDYF_Pos   (30U)

◆ SYSCFG_EXTICR1_EXTI0

#define SYSCFG_EXTICR1_EXTI0   SYSCFG_EXTICR1_EXTI0_Msk

EXTI 0 configuration

◆ SYSCFG_EXTICR1_EXTI0_Msk

#define SYSCFG_EXTICR1_EXTI0_Msk   (0xFUL << SYSCFG_EXTICR1_EXTI0_Pos)

0x0000000F

◆ SYSCFG_EXTICR1_EXTI0_PA

#define SYSCFG_EXTICR1_EXTI0_PA   (0x00000000U)

EXTI0 configuration

PA[0] pin

◆ SYSCFG_EXTICR1_EXTI0_PB

#define SYSCFG_EXTICR1_EXTI0_PB   (0x00000001U)

PB[0] pin

◆ SYSCFG_EXTICR1_EXTI0_PC

#define SYSCFG_EXTICR1_EXTI0_PC   (0x00000002U)

PC[0] pin

◆ SYSCFG_EXTICR1_EXTI0_PH

#define SYSCFG_EXTICR1_EXTI0_PH   (0x00000005U)

PH[0] pin

◆ SYSCFG_EXTICR1_EXTI0_Pos

#define SYSCFG_EXTICR1_EXTI0_Pos   (0U)

◆ SYSCFG_EXTICR1_EXTI1

#define SYSCFG_EXTICR1_EXTI1   SYSCFG_EXTICR1_EXTI1_Msk

EXTI 1 configuration

◆ SYSCFG_EXTICR1_EXTI1_Msk

#define SYSCFG_EXTICR1_EXTI1_Msk   (0xFUL << SYSCFG_EXTICR1_EXTI1_Pos)

0x000000F0

◆ SYSCFG_EXTICR1_EXTI1_PA

#define SYSCFG_EXTICR1_EXTI1_PA   (0x00000000U)

EXTI1 configuration

PA[1] pin

◆ SYSCFG_EXTICR1_EXTI1_PB

#define SYSCFG_EXTICR1_EXTI1_PB   (0x00000010U)

PB[1] pin

◆ SYSCFG_EXTICR1_EXTI1_PC

#define SYSCFG_EXTICR1_EXTI1_PC   (0x00000020U)

PC[1] pin

◆ SYSCFG_EXTICR1_EXTI1_PH

#define SYSCFG_EXTICR1_EXTI1_PH   (0x00000050U)

PH[1] pin

◆ SYSCFG_EXTICR1_EXTI1_Pos

#define SYSCFG_EXTICR1_EXTI1_Pos   (4U)

◆ SYSCFG_EXTICR1_EXTI2

#define SYSCFG_EXTICR1_EXTI2   SYSCFG_EXTICR1_EXTI2_Msk

EXTI 2 configuration

◆ SYSCFG_EXTICR1_EXTI2_Msk

#define SYSCFG_EXTICR1_EXTI2_Msk   (0xFUL << SYSCFG_EXTICR1_EXTI2_Pos)

0x00000F00

◆ SYSCFG_EXTICR1_EXTI2_PA

#define SYSCFG_EXTICR1_EXTI2_PA   (0x00000000U)

EXTI2 configuration

PA[2] pin

◆ SYSCFG_EXTICR1_EXTI2_PB

#define SYSCFG_EXTICR1_EXTI2_PB   (0x00000100U)

PB[2] pin

◆ SYSCFG_EXTICR1_EXTI2_PC

#define SYSCFG_EXTICR1_EXTI2_PC   (0x00000200U)

PC[2] pin

◆ SYSCFG_EXTICR1_EXTI2_PD

#define SYSCFG_EXTICR1_EXTI2_PD   (0x00000300U)

PD[2] pin

◆ SYSCFG_EXTICR1_EXTI2_Pos

#define SYSCFG_EXTICR1_EXTI2_Pos   (8U)

◆ SYSCFG_EXTICR1_EXTI3

#define SYSCFG_EXTICR1_EXTI3   SYSCFG_EXTICR1_EXTI3_Msk

EXTI 3 configuration

◆ SYSCFG_EXTICR1_EXTI3_Msk

#define SYSCFG_EXTICR1_EXTI3_Msk   (0xFUL << SYSCFG_EXTICR1_EXTI3_Pos)

0x0000F000

◆ SYSCFG_EXTICR1_EXTI3_PA

#define SYSCFG_EXTICR1_EXTI3_PA   (0x00000000U)

EXTI3 configuration

PA[3] pin

◆ SYSCFG_EXTICR1_EXTI3_PB

#define SYSCFG_EXTICR1_EXTI3_PB   (0x00001000U)

PB[3] pin

◆ SYSCFG_EXTICR1_EXTI3_PC

#define SYSCFG_EXTICR1_EXTI3_PC   (0x00002000U)

PC[3] pin

◆ SYSCFG_EXTICR1_EXTI3_Pos

#define SYSCFG_EXTICR1_EXTI3_Pos   (12U)

◆ SYSCFG_EXTICR2_EXTI4

#define SYSCFG_EXTICR2_EXTI4   SYSCFG_EXTICR2_EXTI4_Msk

EXTI 4 configuration

◆ SYSCFG_EXTICR2_EXTI4_Msk

#define SYSCFG_EXTICR2_EXTI4_Msk   (0xFUL << SYSCFG_EXTICR2_EXTI4_Pos)

0x0000000F

◆ SYSCFG_EXTICR2_EXTI4_PA

#define SYSCFG_EXTICR2_EXTI4_PA   (0x00000000U)

EXTI4 configuration

PA[4] pin

◆ SYSCFG_EXTICR2_EXTI4_PB

#define SYSCFG_EXTICR2_EXTI4_PB   (0x00000001U)

PB[4] pin

◆ SYSCFG_EXTICR2_EXTI4_PC

#define SYSCFG_EXTICR2_EXTI4_PC   (0x00000002U)

PC[4] pin

◆ SYSCFG_EXTICR2_EXTI4_Pos

#define SYSCFG_EXTICR2_EXTI4_Pos   (0U)

◆ SYSCFG_EXTICR2_EXTI5

#define SYSCFG_EXTICR2_EXTI5   SYSCFG_EXTICR2_EXTI5_Msk

EXTI 5 configuration

◆ SYSCFG_EXTICR2_EXTI5_Msk

#define SYSCFG_EXTICR2_EXTI5_Msk   (0xFUL << SYSCFG_EXTICR2_EXTI5_Pos)

0x000000F0

◆ SYSCFG_EXTICR2_EXTI5_PA

#define SYSCFG_EXTICR2_EXTI5_PA   (0x00000000U)

EXTI5 configuration

PA[5] pin

◆ SYSCFG_EXTICR2_EXTI5_PB

#define SYSCFG_EXTICR2_EXTI5_PB   (0x00000010U)

PB[5] pin

◆ SYSCFG_EXTICR2_EXTI5_PC

#define SYSCFG_EXTICR2_EXTI5_PC   (0x00000020U)

PC[5] pin

◆ SYSCFG_EXTICR2_EXTI5_Pos

#define SYSCFG_EXTICR2_EXTI5_Pos   (4U)

◆ SYSCFG_EXTICR2_EXTI6

#define SYSCFG_EXTICR2_EXTI6   SYSCFG_EXTICR2_EXTI6_Msk

EXTI 6 configuration

◆ SYSCFG_EXTICR2_EXTI6_Msk

#define SYSCFG_EXTICR2_EXTI6_Msk   (0xFUL << SYSCFG_EXTICR2_EXTI6_Pos)

0x00000F00

◆ SYSCFG_EXTICR2_EXTI6_PA

#define SYSCFG_EXTICR2_EXTI6_PA   (0x00000000U)

EXTI6 configuration

PA[6] pin

◆ SYSCFG_EXTICR2_EXTI6_PB

#define SYSCFG_EXTICR2_EXTI6_PB   (0x00000100U)

PB[6] pin

◆ SYSCFG_EXTICR2_EXTI6_PC

#define SYSCFG_EXTICR2_EXTI6_PC   (0x00000200U)

PC[6] pin

◆ SYSCFG_EXTICR2_EXTI6_Pos

#define SYSCFG_EXTICR2_EXTI6_Pos   (8U)

◆ SYSCFG_EXTICR2_EXTI7

#define SYSCFG_EXTICR2_EXTI7   SYSCFG_EXTICR2_EXTI7_Msk

EXTI 7 configuration

◆ SYSCFG_EXTICR2_EXTI7_Msk

#define SYSCFG_EXTICR2_EXTI7_Msk   (0xFUL << SYSCFG_EXTICR2_EXTI7_Pos)

0x0000F000

◆ SYSCFG_EXTICR2_EXTI7_PA

#define SYSCFG_EXTICR2_EXTI7_PA   (0x00000000U)

EXTI7 configuration

PA[7] pin

◆ SYSCFG_EXTICR2_EXTI7_PB

#define SYSCFG_EXTICR2_EXTI7_PB   (0x00001000U)

PB[7] pin

◆ SYSCFG_EXTICR2_EXTI7_PC

#define SYSCFG_EXTICR2_EXTI7_PC   (0x00002000U)

PC[7] pin

◆ SYSCFG_EXTICR2_EXTI7_Pos

#define SYSCFG_EXTICR2_EXTI7_Pos   (12U)

◆ SYSCFG_EXTICR3_EXTI10

#define SYSCFG_EXTICR3_EXTI10   SYSCFG_EXTICR3_EXTI10_Msk

EXTI 10 configuration

◆ SYSCFG_EXTICR3_EXTI10_Msk

#define SYSCFG_EXTICR3_EXTI10_Msk   (0xFUL << SYSCFG_EXTICR3_EXTI10_Pos)

0x00000F00

◆ SYSCFG_EXTICR3_EXTI10_PA

#define SYSCFG_EXTICR3_EXTI10_PA   (0x00000000U)

EXTI10 configuration

PA[10] pin

◆ SYSCFG_EXTICR3_EXTI10_PB

#define SYSCFG_EXTICR3_EXTI10_PB   (0x00000100U)

PB[10] pin

◆ SYSCFG_EXTICR3_EXTI10_PC

#define SYSCFG_EXTICR3_EXTI10_PC   (0x00000200U)

PC[10] pin

◆ SYSCFG_EXTICR3_EXTI10_Pos

#define SYSCFG_EXTICR3_EXTI10_Pos   (8U)

◆ SYSCFG_EXTICR3_EXTI11

#define SYSCFG_EXTICR3_EXTI11   SYSCFG_EXTICR3_EXTI11_Msk

EXTI 11 configuration

◆ SYSCFG_EXTICR3_EXTI11_Msk

#define SYSCFG_EXTICR3_EXTI11_Msk   (0xFUL << SYSCFG_EXTICR3_EXTI11_Pos)

0x0000F000

◆ SYSCFG_EXTICR3_EXTI11_PA

#define SYSCFG_EXTICR3_EXTI11_PA   (0x00000000U)

EXTI11 configuration

PA[11] pin

◆ SYSCFG_EXTICR3_EXTI11_PB

#define SYSCFG_EXTICR3_EXTI11_PB   (0x00001000U)

PB[11] pin

◆ SYSCFG_EXTICR3_EXTI11_PC

#define SYSCFG_EXTICR3_EXTI11_PC   (0x00002000U)

PC[11] pin

◆ SYSCFG_EXTICR3_EXTI11_Pos

#define SYSCFG_EXTICR3_EXTI11_Pos   (12U)

◆ SYSCFG_EXTICR3_EXTI8

#define SYSCFG_EXTICR3_EXTI8   SYSCFG_EXTICR3_EXTI8_Msk

EXTI 8 configuration

◆ SYSCFG_EXTICR3_EXTI8_Msk

#define SYSCFG_EXTICR3_EXTI8_Msk   (0xFUL << SYSCFG_EXTICR3_EXTI8_Pos)

0x0000000F

◆ SYSCFG_EXTICR3_EXTI8_PA

#define SYSCFG_EXTICR3_EXTI8_PA   (0x00000000U)

EXTI8 configuration

PA[8] pin

◆ SYSCFG_EXTICR3_EXTI8_PB

#define SYSCFG_EXTICR3_EXTI8_PB   (0x00000001U)

PB[8] pin

◆ SYSCFG_EXTICR3_EXTI8_PC

#define SYSCFG_EXTICR3_EXTI8_PC   (0x00000002U)

PC[8] pin

◆ SYSCFG_EXTICR3_EXTI8_Pos

#define SYSCFG_EXTICR3_EXTI8_Pos   (0U)

◆ SYSCFG_EXTICR3_EXTI9

#define SYSCFG_EXTICR3_EXTI9   SYSCFG_EXTICR3_EXTI9_Msk

EXTI 9 configuration

◆ SYSCFG_EXTICR3_EXTI9_Msk

#define SYSCFG_EXTICR3_EXTI9_Msk   (0xFUL << SYSCFG_EXTICR3_EXTI9_Pos)

0x000000F0

◆ SYSCFG_EXTICR3_EXTI9_PA

#define SYSCFG_EXTICR3_EXTI9_PA   (0x00000000U)

EXTI9 configuration

PA[9] pin

◆ SYSCFG_EXTICR3_EXTI9_PB

#define SYSCFG_EXTICR3_EXTI9_PB   (0x00000010U)

PB[9] pin

◆ SYSCFG_EXTICR3_EXTI9_PC

#define SYSCFG_EXTICR3_EXTI9_PC   (0x00000020U)

PC[9] pin

◆ SYSCFG_EXTICR3_EXTI9_Pos

#define SYSCFG_EXTICR3_EXTI9_Pos   (4U)

◆ SYSCFG_EXTICR4_EXTI12

#define SYSCFG_EXTICR4_EXTI12   SYSCFG_EXTICR4_EXTI12_Msk

EXTI 12 configuration

◆ SYSCFG_EXTICR4_EXTI12_Msk

#define SYSCFG_EXTICR4_EXTI12_Msk   (0xFUL << SYSCFG_EXTICR4_EXTI12_Pos)

0x0000000F

◆ SYSCFG_EXTICR4_EXTI12_PA

#define SYSCFG_EXTICR4_EXTI12_PA   (0x00000000U)

EXTI12 configuration

PA[12] pin

◆ SYSCFG_EXTICR4_EXTI12_PB

#define SYSCFG_EXTICR4_EXTI12_PB   (0x00000001U)

PB[12] pin

◆ SYSCFG_EXTICR4_EXTI12_PC

#define SYSCFG_EXTICR4_EXTI12_PC   (0x00000002U)

PC[12] pin

◆ SYSCFG_EXTICR4_EXTI12_Pos

#define SYSCFG_EXTICR4_EXTI12_Pos   (0U)

◆ SYSCFG_EXTICR4_EXTI13

#define SYSCFG_EXTICR4_EXTI13   SYSCFG_EXTICR4_EXTI13_Msk

EXTI 13 configuration

◆ SYSCFG_EXTICR4_EXTI13_Msk

#define SYSCFG_EXTICR4_EXTI13_Msk   (0xFUL << SYSCFG_EXTICR4_EXTI13_Pos)

0x000000F0

◆ SYSCFG_EXTICR4_EXTI13_PA

#define SYSCFG_EXTICR4_EXTI13_PA   (0x00000000U)

EXTI13 configuration

PA[13] pin

◆ SYSCFG_EXTICR4_EXTI13_PB

#define SYSCFG_EXTICR4_EXTI13_PB   (0x00000010U)

PB[13] pin

◆ SYSCFG_EXTICR4_EXTI13_PC

#define SYSCFG_EXTICR4_EXTI13_PC   (0x00000020U)

PC[13] pin

◆ SYSCFG_EXTICR4_EXTI13_Pos

#define SYSCFG_EXTICR4_EXTI13_Pos   (4U)

◆ SYSCFG_EXTICR4_EXTI14

#define SYSCFG_EXTICR4_EXTI14   SYSCFG_EXTICR4_EXTI14_Msk

EXTI 14 configuration

◆ SYSCFG_EXTICR4_EXTI14_Msk

#define SYSCFG_EXTICR4_EXTI14_Msk   (0xFUL << SYSCFG_EXTICR4_EXTI14_Pos)

0x00000F00

◆ SYSCFG_EXTICR4_EXTI14_PA

#define SYSCFG_EXTICR4_EXTI14_PA   (0x00000000U)

EXTI14 configuration

PA[14] pin

◆ SYSCFG_EXTICR4_EXTI14_PB

#define SYSCFG_EXTICR4_EXTI14_PB   (0x00000100U)

PB[14] pin

◆ SYSCFG_EXTICR4_EXTI14_PC

#define SYSCFG_EXTICR4_EXTI14_PC   (0x00000200U)

PC[14] pin

◆ SYSCFG_EXTICR4_EXTI14_Pos

#define SYSCFG_EXTICR4_EXTI14_Pos   (8U)

◆ SYSCFG_EXTICR4_EXTI15

#define SYSCFG_EXTICR4_EXTI15   SYSCFG_EXTICR4_EXTI15_Msk

EXTI 15 configuration

◆ SYSCFG_EXTICR4_EXTI15_Msk

#define SYSCFG_EXTICR4_EXTI15_Msk   (0xFUL << SYSCFG_EXTICR4_EXTI15_Pos)

0x0000F000

◆ SYSCFG_EXTICR4_EXTI15_PA

#define SYSCFG_EXTICR4_EXTI15_PA   (0x00000000U)

EXTI15 configuration

PA[15] pin

◆ SYSCFG_EXTICR4_EXTI15_PB

#define SYSCFG_EXTICR4_EXTI15_PB   (0x00001000U)

PB[15] pin

◆ SYSCFG_EXTICR4_EXTI15_PC

#define SYSCFG_EXTICR4_EXTI15_PC   (0x00002000U)

PC[15] pin

◆ SYSCFG_EXTICR4_EXTI15_Pos

#define SYSCFG_EXTICR4_EXTI15_Pos   (12U)

◆ SYSCFG_VREFINT_ADC_RDYF

#define SYSCFG_VREFINT_ADC_RDYF   SYSCFG_CFGR3_VREFINT_RDYF

◆ TIM21_OR_ETR_RMP

#define TIM21_OR_ETR_RMP   TIM21_OR_ETR_RMP_Msk

ETR_RMP[1:0] bits (TIM21 ETR remap)

◆ TIM21_OR_ETR_RMP_0

#define TIM21_OR_ETR_RMP_0   (0x1UL << TIM21_OR_ETR_RMP_Pos)

0x00000001

◆ TIM21_OR_ETR_RMP_1

#define TIM21_OR_ETR_RMP_1   (0x2UL << TIM21_OR_ETR_RMP_Pos)

0x00000002

◆ TIM21_OR_ETR_RMP_Msk

#define TIM21_OR_ETR_RMP_Msk   (0x3UL << TIM21_OR_ETR_RMP_Pos)

0x00000003

◆ TIM21_OR_ETR_RMP_Pos

#define TIM21_OR_ETR_RMP_Pos   (0U)

◆ TIM21_OR_TI1_RMP

#define TIM21_OR_TI1_RMP   TIM21_OR_TI1_RMP_Msk

TI1_RMP[2:0] bits (TIM21 Input 1 remap)

◆ TIM21_OR_TI1_RMP_0

#define TIM21_OR_TI1_RMP_0   (0x1UL << TIM21_OR_TI1_RMP_Pos)

0x00000004

◆ TIM21_OR_TI1_RMP_1

#define TIM21_OR_TI1_RMP_1   (0x2UL << TIM21_OR_TI1_RMP_Pos)

0x00000008

◆ TIM21_OR_TI1_RMP_2

#define TIM21_OR_TI1_RMP_2   (0x4UL << TIM21_OR_TI1_RMP_Pos)

0x00000010

◆ TIM21_OR_TI1_RMP_Msk

#define TIM21_OR_TI1_RMP_Msk   (0x7UL << TIM21_OR_TI1_RMP_Pos)

0x0000001C

◆ TIM21_OR_TI1_RMP_Pos

#define TIM21_OR_TI1_RMP_Pos   (2U)

◆ TIM21_OR_TI2_RMP

#define TIM21_OR_TI2_RMP   TIM21_OR_TI2_RMP_Msk

TI2_RMP bit (TIM21 Input 2 remap)

◆ TIM21_OR_TI2_RMP_Msk

#define TIM21_OR_TI2_RMP_Msk   (0x1UL << TIM21_OR_TI2_RMP_Pos)

0x00000020

◆ TIM21_OR_TI2_RMP_Pos

#define TIM21_OR_TI2_RMP_Pos   (5U)

◆ TIM22_OR_ETR_RMP

#define TIM22_OR_ETR_RMP   TIM22_OR_ETR_RMP_Msk

ETR_RMP[1:0] bits (TIM22 ETR remap)

◆ TIM22_OR_ETR_RMP_0

#define TIM22_OR_ETR_RMP_0   (0x1UL << TIM22_OR_ETR_RMP_Pos)

0x00000001

◆ TIM22_OR_ETR_RMP_1

#define TIM22_OR_ETR_RMP_1   (0x2UL << TIM22_OR_ETR_RMP_Pos)

0x00000002

◆ TIM22_OR_ETR_RMP_Msk

#define TIM22_OR_ETR_RMP_Msk   (0x3UL << TIM22_OR_ETR_RMP_Pos)

0x00000003

◆ TIM22_OR_ETR_RMP_Pos

#define TIM22_OR_ETR_RMP_Pos   (0U)

◆ TIM22_OR_TI1_RMP

#define TIM22_OR_TI1_RMP   TIM22_OR_TI1_RMP_Msk

TI1_RMP[2:0] bits (TIM22 Input 1 remap)

◆ TIM22_OR_TI1_RMP_0

#define TIM22_OR_TI1_RMP_0   (0x1UL << TIM22_OR_TI1_RMP_Pos)

0x00000004

◆ TIM22_OR_TI1_RMP_1

#define TIM22_OR_TI1_RMP_1   (0x2UL << TIM22_OR_TI1_RMP_Pos)

0x00000008

◆ TIM22_OR_TI1_RMP_Msk

#define TIM22_OR_TI1_RMP_Msk   (0x3UL << TIM22_OR_TI1_RMP_Pos)

0x0000000C

◆ TIM22_OR_TI1_RMP_Pos

#define TIM22_OR_TI1_RMP_Pos   (2U)

◆ TIM2_OR_ETR_RMP

#define TIM2_OR_ETR_RMP   TIM2_OR_ETR_RMP_Msk

ETR_RMP[1:0] bits (TIM2 ETR remap)

◆ TIM2_OR_ETR_RMP_0

#define TIM2_OR_ETR_RMP_0   (0x1UL << TIM2_OR_ETR_RMP_Pos)

0x00000001

◆ TIM2_OR_ETR_RMP_1

#define TIM2_OR_ETR_RMP_1   (0x2UL << TIM2_OR_ETR_RMP_Pos)

0x00000002

◆ TIM2_OR_ETR_RMP_2

#define TIM2_OR_ETR_RMP_2   (0x4UL << TIM2_OR_ETR_RMP_Pos)

0x00000004

◆ TIM2_OR_ETR_RMP_Msk

#define TIM2_OR_ETR_RMP_Msk   (0x7UL << TIM2_OR_ETR_RMP_Pos)

0x00000007

◆ TIM2_OR_ETR_RMP_Pos

#define TIM2_OR_ETR_RMP_Pos   (0U)

◆ TIM2_OR_TI4_RMP

#define TIM2_OR_TI4_RMP   TIM2_OR_TI4_RMP_Msk

TI4_RMP[1:0] bits (TIM2 Input 4 remap)

◆ TIM2_OR_TI4_RMP_0

#define TIM2_OR_TI4_RMP_0   (0x1UL << TIM2_OR_TI4_RMP_Pos)

0x00000008

◆ TIM2_OR_TI4_RMP_1

#define TIM2_OR_TI4_RMP_1   (0x2UL << TIM2_OR_TI4_RMP_Pos)

0x00000010

◆ TIM2_OR_TI4_RMP_Msk

#define TIM2_OR_TI4_RMP_Msk   (0x3UL << TIM2_OR_TI4_RMP_Pos)

0x00000018

◆ TIM2_OR_TI4_RMP_Pos

#define TIM2_OR_TI4_RMP_Pos   (3U)

◆ TIM_ARR_ARR

#define TIM_ARR_ARR   TIM_ARR_ARR_Msk

actual auto-reload Value

◆ TIM_ARR_ARR_Msk

#define TIM_ARR_ARR_Msk   (0xFFFFUL << TIM_ARR_ARR_Pos)

0x0000FFFF

◆ TIM_ARR_ARR_Pos

#define TIM_ARR_ARR_Pos   (0U)

◆ TIM_CCER_CC1E

#define TIM_CCER_CC1E   TIM_CCER_CC1E_Msk

Capture/Compare 1 output enable

◆ TIM_CCER_CC1E_Msk

#define TIM_CCER_CC1E_Msk   (0x1UL << TIM_CCER_CC1E_Pos)

0x00000001

◆ TIM_CCER_CC1E_Pos

#define TIM_CCER_CC1E_Pos   (0U)

◆ TIM_CCER_CC1NP

#define TIM_CCER_CC1NP   TIM_CCER_CC1NP_Msk

Capture/Compare 1 Complementary output Polarity

◆ TIM_CCER_CC1NP_Msk

#define TIM_CCER_CC1NP_Msk   (0x1UL << TIM_CCER_CC1NP_Pos)

0x00000008

◆ TIM_CCER_CC1NP_Pos

#define TIM_CCER_CC1NP_Pos   (3U)

◆ TIM_CCER_CC1P

#define TIM_CCER_CC1P   TIM_CCER_CC1P_Msk

Capture/Compare 1 output Polarity

◆ TIM_CCER_CC1P_Msk

#define TIM_CCER_CC1P_Msk   (0x1UL << TIM_CCER_CC1P_Pos)

0x00000002

◆ TIM_CCER_CC1P_Pos

#define TIM_CCER_CC1P_Pos   (1U)

◆ TIM_CCER_CC2E

#define TIM_CCER_CC2E   TIM_CCER_CC2E_Msk

Capture/Compare 2 output enable

◆ TIM_CCER_CC2E_Msk

#define TIM_CCER_CC2E_Msk   (0x1UL << TIM_CCER_CC2E_Pos)

0x00000010

◆ TIM_CCER_CC2E_Pos

#define TIM_CCER_CC2E_Pos   (4U)

◆ TIM_CCER_CC2NP

#define TIM_CCER_CC2NP   TIM_CCER_CC2NP_Msk

Capture/Compare 2 Complementary output Polarity

◆ TIM_CCER_CC2NP_Msk

#define TIM_CCER_CC2NP_Msk   (0x1UL << TIM_CCER_CC2NP_Pos)

0x00000080

◆ TIM_CCER_CC2NP_Pos

#define TIM_CCER_CC2NP_Pos   (7U)

◆ TIM_CCER_CC2P

#define TIM_CCER_CC2P   TIM_CCER_CC2P_Msk

Capture/Compare 2 output Polarity

◆ TIM_CCER_CC2P_Msk

#define TIM_CCER_CC2P_Msk   (0x1UL << TIM_CCER_CC2P_Pos)

0x00000020

◆ TIM_CCER_CC2P_Pos

#define TIM_CCER_CC2P_Pos   (5U)

◆ TIM_CCER_CC3E

#define TIM_CCER_CC3E   TIM_CCER_CC3E_Msk

Capture/Compare 3 output enable

◆ TIM_CCER_CC3E_Msk

#define TIM_CCER_CC3E_Msk   (0x1UL << TIM_CCER_CC3E_Pos)

0x00000100

◆ TIM_CCER_CC3E_Pos

#define TIM_CCER_CC3E_Pos   (8U)

◆ TIM_CCER_CC3NP

#define TIM_CCER_CC3NP   TIM_CCER_CC3NP_Msk

Capture/Compare 3 Complementary output Polarity

◆ TIM_CCER_CC3NP_Msk

#define TIM_CCER_CC3NP_Msk   (0x1UL << TIM_CCER_CC3NP_Pos)

0x00000800

◆ TIM_CCER_CC3NP_Pos

#define TIM_CCER_CC3NP_Pos   (11U)

◆ TIM_CCER_CC3P

#define TIM_CCER_CC3P   TIM_CCER_CC3P_Msk

Capture/Compare 3 output Polarity

◆ TIM_CCER_CC3P_Msk

#define TIM_CCER_CC3P_Msk   (0x1UL << TIM_CCER_CC3P_Pos)

0x00000200

◆ TIM_CCER_CC3P_Pos

#define TIM_CCER_CC3P_Pos   (9U)

◆ TIM_CCER_CC4E

#define TIM_CCER_CC4E   TIM_CCER_CC4E_Msk

Capture/Compare 4 output enable

◆ TIM_CCER_CC4E_Msk

#define TIM_CCER_CC4E_Msk   (0x1UL << TIM_CCER_CC4E_Pos)

0x00001000

◆ TIM_CCER_CC4E_Pos

#define TIM_CCER_CC4E_Pos   (12U)

◆ TIM_CCER_CC4NP

#define TIM_CCER_CC4NP   TIM_CCER_CC4NP_Msk

Capture/Compare 4 Complementary output Polarity

◆ TIM_CCER_CC4NP_Msk

#define TIM_CCER_CC4NP_Msk   (0x1UL << TIM_CCER_CC4NP_Pos)

0x00008000

◆ TIM_CCER_CC4NP_Pos

#define TIM_CCER_CC4NP_Pos   (15U)

◆ TIM_CCER_CC4P

#define TIM_CCER_CC4P   TIM_CCER_CC4P_Msk

Capture/Compare 4 output Polarity

◆ TIM_CCER_CC4P_Msk

#define TIM_CCER_CC4P_Msk   (0x1UL << TIM_CCER_CC4P_Pos)

0x00002000

◆ TIM_CCER_CC4P_Pos

#define TIM_CCER_CC4P_Pos   (13U)

◆ TIM_CCMR1_CC1S

#define TIM_CCMR1_CC1S   TIM_CCMR1_CC1S_Msk

CC1S[1:0] bits (Capture/Compare 1 Selection)

◆ TIM_CCMR1_CC1S_0

#define TIM_CCMR1_CC1S_0   (0x1UL << TIM_CCMR1_CC1S_Pos)

0x00000001

◆ TIM_CCMR1_CC1S_1

#define TIM_CCMR1_CC1S_1   (0x2UL << TIM_CCMR1_CC1S_Pos)

0x00000002

◆ TIM_CCMR1_CC1S_Msk

#define TIM_CCMR1_CC1S_Msk   (0x3UL << TIM_CCMR1_CC1S_Pos)

0x00000003

◆ TIM_CCMR1_CC1S_Pos

#define TIM_CCMR1_CC1S_Pos   (0U)

◆ TIM_CCMR1_CC2S

#define TIM_CCMR1_CC2S   TIM_CCMR1_CC2S_Msk

CC2S[1:0] bits (Capture/Compare 2 Selection)

◆ TIM_CCMR1_CC2S_0

#define TIM_CCMR1_CC2S_0   (0x1UL << TIM_CCMR1_CC2S_Pos)

0x00000100

◆ TIM_CCMR1_CC2S_1

#define TIM_CCMR1_CC2S_1   (0x2UL << TIM_CCMR1_CC2S_Pos)

0x00000200

◆ TIM_CCMR1_CC2S_Msk

#define TIM_CCMR1_CC2S_Msk   (0x3UL << TIM_CCMR1_CC2S_Pos)

0x00000300

◆ TIM_CCMR1_CC2S_Pos

#define TIM_CCMR1_CC2S_Pos   (8U)

◆ TIM_CCMR1_IC1F

#define TIM_CCMR1_IC1F   TIM_CCMR1_IC1F_Msk

IC1F[3:0] bits (Input Capture 1 Filter)

◆ TIM_CCMR1_IC1F_0

#define TIM_CCMR1_IC1F_0   (0x1UL << TIM_CCMR1_IC1F_Pos)

0x00000010

◆ TIM_CCMR1_IC1F_1

#define TIM_CCMR1_IC1F_1   (0x2UL << TIM_CCMR1_IC1F_Pos)

0x00000020

◆ TIM_CCMR1_IC1F_2

#define TIM_CCMR1_IC1F_2   (0x4UL << TIM_CCMR1_IC1F_Pos)

0x00000040

◆ TIM_CCMR1_IC1F_3

#define TIM_CCMR1_IC1F_3   (0x8UL << TIM_CCMR1_IC1F_Pos)

0x00000080

◆ TIM_CCMR1_IC1F_Msk

#define TIM_CCMR1_IC1F_Msk   (0xFUL << TIM_CCMR1_IC1F_Pos)

0x000000F0

◆ TIM_CCMR1_IC1F_Pos

#define TIM_CCMR1_IC1F_Pos   (4U)

◆ TIM_CCMR1_IC1PSC

#define TIM_CCMR1_IC1PSC   TIM_CCMR1_IC1PSC_Msk

IC1PSC[1:0] bits (Input Capture 1 Prescaler)

◆ TIM_CCMR1_IC1PSC_0

#define TIM_CCMR1_IC1PSC_0   (0x1UL << TIM_CCMR1_IC1PSC_Pos)

0x00000004

◆ TIM_CCMR1_IC1PSC_1

#define TIM_CCMR1_IC1PSC_1   (0x2UL << TIM_CCMR1_IC1PSC_Pos)

0x00000008

◆ TIM_CCMR1_IC1PSC_Msk

#define TIM_CCMR1_IC1PSC_Msk   (0x3UL << TIM_CCMR1_IC1PSC_Pos)

0x0000000C

◆ TIM_CCMR1_IC1PSC_Pos

#define TIM_CCMR1_IC1PSC_Pos   (2U)

◆ TIM_CCMR1_IC2F

#define TIM_CCMR1_IC2F   TIM_CCMR1_IC2F_Msk

IC2F[3:0] bits (Input Capture 2 Filter)

◆ TIM_CCMR1_IC2F_0

#define TIM_CCMR1_IC2F_0   (0x1UL << TIM_CCMR1_IC2F_Pos)

0x00001000

◆ TIM_CCMR1_IC2F_1

#define TIM_CCMR1_IC2F_1   (0x2UL << TIM_CCMR1_IC2F_Pos)

0x00002000

◆ TIM_CCMR1_IC2F_2

#define TIM_CCMR1_IC2F_2   (0x4UL << TIM_CCMR1_IC2F_Pos)

0x00004000

◆ TIM_CCMR1_IC2F_3

#define TIM_CCMR1_IC2F_3   (0x8UL << TIM_CCMR1_IC2F_Pos)

0x00008000

◆ TIM_CCMR1_IC2F_Msk

#define TIM_CCMR1_IC2F_Msk   (0xFUL << TIM_CCMR1_IC2F_Pos)

0x0000F000

◆ TIM_CCMR1_IC2F_Pos

#define TIM_CCMR1_IC2F_Pos   (12U)

◆ TIM_CCMR1_IC2PSC

#define TIM_CCMR1_IC2PSC   TIM_CCMR1_IC2PSC_Msk

IC2PSC[1:0] bits (Input Capture 2 Prescaler)

◆ TIM_CCMR1_IC2PSC_0

#define TIM_CCMR1_IC2PSC_0   (0x1UL << TIM_CCMR1_IC2PSC_Pos)

0x00000400

◆ TIM_CCMR1_IC2PSC_1

#define TIM_CCMR1_IC2PSC_1   (0x2UL << TIM_CCMR1_IC2PSC_Pos)

0x00000800

◆ TIM_CCMR1_IC2PSC_Msk

#define TIM_CCMR1_IC2PSC_Msk   (0x3UL << TIM_CCMR1_IC2PSC_Pos)

0x00000C00

◆ TIM_CCMR1_IC2PSC_Pos

#define TIM_CCMR1_IC2PSC_Pos   (10U)

◆ TIM_CCMR1_OC1CE

#define TIM_CCMR1_OC1CE   TIM_CCMR1_OC1CE_Msk

Output Compare 1Clear Enable

◆ TIM_CCMR1_OC1CE_Msk

#define TIM_CCMR1_OC1CE_Msk   (0x1UL << TIM_CCMR1_OC1CE_Pos)

0x00000080

◆ TIM_CCMR1_OC1CE_Pos

#define TIM_CCMR1_OC1CE_Pos   (7U)

◆ TIM_CCMR1_OC1FE

#define TIM_CCMR1_OC1FE   TIM_CCMR1_OC1FE_Msk

Output Compare 1 Fast enable

◆ TIM_CCMR1_OC1FE_Msk

#define TIM_CCMR1_OC1FE_Msk   (0x1UL << TIM_CCMR1_OC1FE_Pos)

0x00000004

◆ TIM_CCMR1_OC1FE_Pos

#define TIM_CCMR1_OC1FE_Pos   (2U)

◆ TIM_CCMR1_OC1M

#define TIM_CCMR1_OC1M   TIM_CCMR1_OC1M_Msk

OC1M[2:0] bits (Output Compare 1 Mode)

◆ TIM_CCMR1_OC1M_0

#define TIM_CCMR1_OC1M_0   (0x1UL << TIM_CCMR1_OC1M_Pos)

0x00000010

◆ TIM_CCMR1_OC1M_1

#define TIM_CCMR1_OC1M_1   (0x2UL << TIM_CCMR1_OC1M_Pos)

0x00000020

◆ TIM_CCMR1_OC1M_2

#define TIM_CCMR1_OC1M_2   (0x4UL << TIM_CCMR1_OC1M_Pos)

0x00000040

◆ TIM_CCMR1_OC1M_Msk

#define TIM_CCMR1_OC1M_Msk   (0x7UL << TIM_CCMR1_OC1M_Pos)

0x00000070

◆ TIM_CCMR1_OC1M_Pos

#define TIM_CCMR1_OC1M_Pos   (4U)

◆ TIM_CCMR1_OC1PE

#define TIM_CCMR1_OC1PE   TIM_CCMR1_OC1PE_Msk

Output Compare 1 Preload enable

◆ TIM_CCMR1_OC1PE_Msk

#define TIM_CCMR1_OC1PE_Msk   (0x1UL << TIM_CCMR1_OC1PE_Pos)

0x00000008

◆ TIM_CCMR1_OC1PE_Pos

#define TIM_CCMR1_OC1PE_Pos   (3U)

◆ TIM_CCMR1_OC2CE

#define TIM_CCMR1_OC2CE   TIM_CCMR1_OC2CE_Msk

Output Compare 2 Clear Enable

◆ TIM_CCMR1_OC2CE_Msk

#define TIM_CCMR1_OC2CE_Msk   (0x1UL << TIM_CCMR1_OC2CE_Pos)

0x00008000

◆ TIM_CCMR1_OC2CE_Pos

#define TIM_CCMR1_OC2CE_Pos   (15U)

◆ TIM_CCMR1_OC2FE

#define TIM_CCMR1_OC2FE   TIM_CCMR1_OC2FE_Msk

Output Compare 2 Fast enable

◆ TIM_CCMR1_OC2FE_Msk

#define TIM_CCMR1_OC2FE_Msk   (0x1UL << TIM_CCMR1_OC2FE_Pos)

0x00000400

◆ TIM_CCMR1_OC2FE_Pos

#define TIM_CCMR1_OC2FE_Pos   (10U)

◆ TIM_CCMR1_OC2M

#define TIM_CCMR1_OC2M   TIM_CCMR1_OC2M_Msk

OC2M[2:0] bits (Output Compare 2 Mode)

◆ TIM_CCMR1_OC2M_0

#define TIM_CCMR1_OC2M_0   (0x1UL << TIM_CCMR1_OC2M_Pos)

0x00001000

◆ TIM_CCMR1_OC2M_1

#define TIM_CCMR1_OC2M_1   (0x2UL << TIM_CCMR1_OC2M_Pos)

0x00002000

◆ TIM_CCMR1_OC2M_2

#define TIM_CCMR1_OC2M_2   (0x4UL << TIM_CCMR1_OC2M_Pos)

0x00004000

◆ TIM_CCMR1_OC2M_Msk

#define TIM_CCMR1_OC2M_Msk   (0x7UL << TIM_CCMR1_OC2M_Pos)

0x00007000

◆ TIM_CCMR1_OC2M_Pos

#define TIM_CCMR1_OC2M_Pos   (12U)

◆ TIM_CCMR1_OC2PE

#define TIM_CCMR1_OC2PE   TIM_CCMR1_OC2PE_Msk

Output Compare 2 Preload enable

◆ TIM_CCMR1_OC2PE_Msk

#define TIM_CCMR1_OC2PE_Msk   (0x1UL << TIM_CCMR1_OC2PE_Pos)

0x00000800

◆ TIM_CCMR1_OC2PE_Pos

#define TIM_CCMR1_OC2PE_Pos   (11U)

◆ TIM_CCMR2_CC3S

#define TIM_CCMR2_CC3S   TIM_CCMR2_CC3S_Msk

CC3S[1:0] bits (Capture/Compare 3 Selection)

◆ TIM_CCMR2_CC3S_0

#define TIM_CCMR2_CC3S_0   (0x1UL << TIM_CCMR2_CC3S_Pos)

0x00000001

◆ TIM_CCMR2_CC3S_1

#define TIM_CCMR2_CC3S_1   (0x2UL << TIM_CCMR2_CC3S_Pos)

0x00000002

◆ TIM_CCMR2_CC3S_Msk

#define TIM_CCMR2_CC3S_Msk   (0x3UL << TIM_CCMR2_CC3S_Pos)

0x00000003

◆ TIM_CCMR2_CC3S_Pos

#define TIM_CCMR2_CC3S_Pos   (0U)

◆ TIM_CCMR2_CC4S

#define TIM_CCMR2_CC4S   TIM_CCMR2_CC4S_Msk

CC4S[1:0] bits (Capture/Compare 4 Selection)

◆ TIM_CCMR2_CC4S_0

#define TIM_CCMR2_CC4S_0   (0x1UL << TIM_CCMR2_CC4S_Pos)

0x00000100

◆ TIM_CCMR2_CC4S_1

#define TIM_CCMR2_CC4S_1   (0x2UL << TIM_CCMR2_CC4S_Pos)

0x00000200

◆ TIM_CCMR2_CC4S_Msk

#define TIM_CCMR2_CC4S_Msk   (0x3UL << TIM_CCMR2_CC4S_Pos)

0x00000300

◆ TIM_CCMR2_CC4S_Pos

#define TIM_CCMR2_CC4S_Pos   (8U)

◆ TIM_CCMR2_IC3F

#define TIM_CCMR2_IC3F   TIM_CCMR2_IC3F_Msk

IC3F[3:0] bits (Input Capture 3 Filter)

◆ TIM_CCMR2_IC3F_0

#define TIM_CCMR2_IC3F_0   (0x1UL << TIM_CCMR2_IC3F_Pos)

0x00000010

◆ TIM_CCMR2_IC3F_1

#define TIM_CCMR2_IC3F_1   (0x2UL << TIM_CCMR2_IC3F_Pos)

0x00000020

◆ TIM_CCMR2_IC3F_2

#define TIM_CCMR2_IC3F_2   (0x4UL << TIM_CCMR2_IC3F_Pos)

0x00000040

◆ TIM_CCMR2_IC3F_3

#define TIM_CCMR2_IC3F_3   (0x8UL << TIM_CCMR2_IC3F_Pos)

0x00000080

◆ TIM_CCMR2_IC3F_Msk

#define TIM_CCMR2_IC3F_Msk   (0xFUL << TIM_CCMR2_IC3F_Pos)

0x000000F0

◆ TIM_CCMR2_IC3F_Pos

#define TIM_CCMR2_IC3F_Pos   (4U)

◆ TIM_CCMR2_IC3PSC

#define TIM_CCMR2_IC3PSC   TIM_CCMR2_IC3PSC_Msk

IC3PSC[1:0] bits (Input Capture 3 Prescaler)

◆ TIM_CCMR2_IC3PSC_0

#define TIM_CCMR2_IC3PSC_0   (0x1UL << TIM_CCMR2_IC3PSC_Pos)

0x00000004

◆ TIM_CCMR2_IC3PSC_1

#define TIM_CCMR2_IC3PSC_1   (0x2UL << TIM_CCMR2_IC3PSC_Pos)

0x00000008

◆ TIM_CCMR2_IC3PSC_Msk

#define TIM_CCMR2_IC3PSC_Msk   (0x3UL << TIM_CCMR2_IC3PSC_Pos)

0x0000000C

◆ TIM_CCMR2_IC3PSC_Pos

#define TIM_CCMR2_IC3PSC_Pos   (2U)

◆ TIM_CCMR2_IC4F

#define TIM_CCMR2_IC4F   TIM_CCMR2_IC4F_Msk

IC4F[3:0] bits (Input Capture 4 Filter)

◆ TIM_CCMR2_IC4F_0

#define TIM_CCMR2_IC4F_0   (0x1UL << TIM_CCMR2_IC4F_Pos)

0x00001000

◆ TIM_CCMR2_IC4F_1

#define TIM_CCMR2_IC4F_1   (0x2UL << TIM_CCMR2_IC4F_Pos)

0x00002000

◆ TIM_CCMR2_IC4F_2

#define TIM_CCMR2_IC4F_2   (0x4UL << TIM_CCMR2_IC4F_Pos)

0x00004000

◆ TIM_CCMR2_IC4F_3

#define TIM_CCMR2_IC4F_3   (0x8UL << TIM_CCMR2_IC4F_Pos)

0x00008000

◆ TIM_CCMR2_IC4F_Msk

#define TIM_CCMR2_IC4F_Msk   (0xFUL << TIM_CCMR2_IC4F_Pos)

0x0000F000

◆ TIM_CCMR2_IC4F_Pos

#define TIM_CCMR2_IC4F_Pos   (12U)

◆ TIM_CCMR2_IC4PSC

#define TIM_CCMR2_IC4PSC   TIM_CCMR2_IC4PSC_Msk

IC4PSC[1:0] bits (Input Capture 4 Prescaler)

◆ TIM_CCMR2_IC4PSC_0

#define TIM_CCMR2_IC4PSC_0   (0x1UL << TIM_CCMR2_IC4PSC_Pos)

0x00000400

◆ TIM_CCMR2_IC4PSC_1

#define TIM_CCMR2_IC4PSC_1   (0x2UL << TIM_CCMR2_IC4PSC_Pos)

0x00000800

◆ TIM_CCMR2_IC4PSC_Msk

#define TIM_CCMR2_IC4PSC_Msk   (0x3UL << TIM_CCMR2_IC4PSC_Pos)

0x00000C00

◆ TIM_CCMR2_IC4PSC_Pos

#define TIM_CCMR2_IC4PSC_Pos   (10U)

◆ TIM_CCMR2_OC3CE

#define TIM_CCMR2_OC3CE   TIM_CCMR2_OC3CE_Msk

Output Compare 3 Clear Enable

◆ TIM_CCMR2_OC3CE_Msk

#define TIM_CCMR2_OC3CE_Msk   (0x1UL << TIM_CCMR2_OC3CE_Pos)

0x00000080

◆ TIM_CCMR2_OC3CE_Pos

#define TIM_CCMR2_OC3CE_Pos   (7U)

◆ TIM_CCMR2_OC3FE

#define TIM_CCMR2_OC3FE   TIM_CCMR2_OC3FE_Msk

Output Compare 3 Fast enable

◆ TIM_CCMR2_OC3FE_Msk

#define TIM_CCMR2_OC3FE_Msk   (0x1UL << TIM_CCMR2_OC3FE_Pos)

0x00000004

◆ TIM_CCMR2_OC3FE_Pos

#define TIM_CCMR2_OC3FE_Pos   (2U)

◆ TIM_CCMR2_OC3M

#define TIM_CCMR2_OC3M   TIM_CCMR2_OC3M_Msk

OC3M[2:0] bits (Output Compare 3 Mode)

◆ TIM_CCMR2_OC3M_0

#define TIM_CCMR2_OC3M_0   (0x1UL << TIM_CCMR2_OC3M_Pos)

0x00000010

◆ TIM_CCMR2_OC3M_1

#define TIM_CCMR2_OC3M_1   (0x2UL << TIM_CCMR2_OC3M_Pos)

0x00000020

◆ TIM_CCMR2_OC3M_2

#define TIM_CCMR2_OC3M_2   (0x4UL << TIM_CCMR2_OC3M_Pos)

0x00000040

◆ TIM_CCMR2_OC3M_Msk

#define TIM_CCMR2_OC3M_Msk   (0x7UL << TIM_CCMR2_OC3M_Pos)

0x00000070

◆ TIM_CCMR2_OC3M_Pos

#define TIM_CCMR2_OC3M_Pos   (4U)

◆ TIM_CCMR2_OC3PE

#define TIM_CCMR2_OC3PE   TIM_CCMR2_OC3PE_Msk

Output Compare 3 Preload enable

◆ TIM_CCMR2_OC3PE_Msk

#define TIM_CCMR2_OC3PE_Msk   (0x1UL << TIM_CCMR2_OC3PE_Pos)

0x00000008

◆ TIM_CCMR2_OC3PE_Pos

#define TIM_CCMR2_OC3PE_Pos   (3U)

◆ TIM_CCMR2_OC4CE

#define TIM_CCMR2_OC4CE   TIM_CCMR2_OC4CE_Msk

Output Compare 4 Clear Enable

◆ TIM_CCMR2_OC4CE_Msk

#define TIM_CCMR2_OC4CE_Msk   (0x1UL << TIM_CCMR2_OC4CE_Pos)

0x00008000

◆ TIM_CCMR2_OC4CE_Pos

#define TIM_CCMR2_OC4CE_Pos   (15U)

◆ TIM_CCMR2_OC4FE

#define TIM_CCMR2_OC4FE   TIM_CCMR2_OC4FE_Msk

Output Compare 4 Fast enable

◆ TIM_CCMR2_OC4FE_Msk

#define TIM_CCMR2_OC4FE_Msk   (0x1UL << TIM_CCMR2_OC4FE_Pos)

0x00000400

◆ TIM_CCMR2_OC4FE_Pos

#define TIM_CCMR2_OC4FE_Pos   (10U)

◆ TIM_CCMR2_OC4M

#define TIM_CCMR2_OC4M   TIM_CCMR2_OC4M_Msk

OC4M[2:0] bits (Output Compare 4 Mode)

◆ TIM_CCMR2_OC4M_0

#define TIM_CCMR2_OC4M_0   (0x1UL << TIM_CCMR2_OC4M_Pos)

0x00001000

◆ TIM_CCMR2_OC4M_1

#define TIM_CCMR2_OC4M_1   (0x2UL << TIM_CCMR2_OC4M_Pos)

0x00002000

◆ TIM_CCMR2_OC4M_2

#define TIM_CCMR2_OC4M_2   (0x4UL << TIM_CCMR2_OC4M_Pos)

0x00004000

◆ TIM_CCMR2_OC4M_Msk

#define TIM_CCMR2_OC4M_Msk   (0x7UL << TIM_CCMR2_OC4M_Pos)

0x00007000

◆ TIM_CCMR2_OC4M_Pos

#define TIM_CCMR2_OC4M_Pos   (12U)

◆ TIM_CCMR2_OC4PE

#define TIM_CCMR2_OC4PE   TIM_CCMR2_OC4PE_Msk

Output Compare 4 Preload enable

◆ TIM_CCMR2_OC4PE_Msk

#define TIM_CCMR2_OC4PE_Msk   (0x1UL << TIM_CCMR2_OC4PE_Pos)

0x00000800

◆ TIM_CCMR2_OC4PE_Pos

#define TIM_CCMR2_OC4PE_Pos   (11U)

◆ TIM_CCR1_CCR1

#define TIM_CCR1_CCR1   TIM_CCR1_CCR1_Msk

Capture/Compare 1 Value

◆ TIM_CCR1_CCR1_Msk

#define TIM_CCR1_CCR1_Msk   (0xFFFFUL << TIM_CCR1_CCR1_Pos)

0x0000FFFF

◆ TIM_CCR1_CCR1_Pos

#define TIM_CCR1_CCR1_Pos   (0U)

◆ TIM_CCR2_CCR2

#define TIM_CCR2_CCR2   TIM_CCR2_CCR2_Msk

Capture/Compare 2 Value

◆ TIM_CCR2_CCR2_Msk

#define TIM_CCR2_CCR2_Msk   (0xFFFFUL << TIM_CCR2_CCR2_Pos)

0x0000FFFF

◆ TIM_CCR2_CCR2_Pos

#define TIM_CCR2_CCR2_Pos   (0U)

◆ TIM_CCR3_CCR3

#define TIM_CCR3_CCR3   TIM_CCR3_CCR3_Msk

Capture/Compare 3 Value

◆ TIM_CCR3_CCR3_Msk

#define TIM_CCR3_CCR3_Msk   (0xFFFFUL << TIM_CCR3_CCR3_Pos)

0x0000FFFF

◆ TIM_CCR3_CCR3_Pos

#define TIM_CCR3_CCR3_Pos   (0U)

◆ TIM_CCR4_CCR4

#define TIM_CCR4_CCR4   TIM_CCR4_CCR4_Msk

Capture/Compare 4 Value

◆ TIM_CCR4_CCR4_Msk

#define TIM_CCR4_CCR4_Msk   (0xFFFFUL << TIM_CCR4_CCR4_Pos)

0x0000FFFF

◆ TIM_CCR4_CCR4_Pos

#define TIM_CCR4_CCR4_Pos   (0U)

◆ TIM_CNT_CNT

#define TIM_CNT_CNT   TIM_CNT_CNT_Msk

Counter Value

◆ TIM_CNT_CNT_Msk

#define TIM_CNT_CNT_Msk   (0xFFFFUL << TIM_CNT_CNT_Pos)

0x0000FFFF

◆ TIM_CNT_CNT_Pos

#define TIM_CNT_CNT_Pos   (0U)

◆ TIM_CR1_ARPE

#define TIM_CR1_ARPE   TIM_CR1_ARPE_Msk

Auto-reload preload enable

◆ TIM_CR1_ARPE_Msk

#define TIM_CR1_ARPE_Msk   (0x1UL << TIM_CR1_ARPE_Pos)

0x00000080

◆ TIM_CR1_ARPE_Pos

#define TIM_CR1_ARPE_Pos   (7U)

◆ TIM_CR1_CEN

#define TIM_CR1_CEN   TIM_CR1_CEN_Msk

Counter enable

◆ TIM_CR1_CEN_Msk

#define TIM_CR1_CEN_Msk   (0x1UL << TIM_CR1_CEN_Pos)

0x00000001

◆ TIM_CR1_CEN_Pos

#define TIM_CR1_CEN_Pos   (0U)

◆ TIM_CR1_CKD

#define TIM_CR1_CKD   TIM_CR1_CKD_Msk

CKD[1:0] bits (clock division)

◆ TIM_CR1_CKD_0

#define TIM_CR1_CKD_0   (0x1UL << TIM_CR1_CKD_Pos)

0x00000100

◆ TIM_CR1_CKD_1

#define TIM_CR1_CKD_1   (0x2UL << TIM_CR1_CKD_Pos)

0x00000200

◆ TIM_CR1_CKD_Msk

#define TIM_CR1_CKD_Msk   (0x3UL << TIM_CR1_CKD_Pos)

0x00000300

◆ TIM_CR1_CKD_Pos

#define TIM_CR1_CKD_Pos   (8U)

◆ TIM_CR1_CMS

#define TIM_CR1_CMS   TIM_CR1_CMS_Msk

CMS[1:0] bits (Center-aligned mode selection)

◆ TIM_CR1_CMS_0

#define TIM_CR1_CMS_0   (0x1UL << TIM_CR1_CMS_Pos)

0x00000020

◆ TIM_CR1_CMS_1

#define TIM_CR1_CMS_1   (0x2UL << TIM_CR1_CMS_Pos)

0x00000040

◆ TIM_CR1_CMS_Msk

#define TIM_CR1_CMS_Msk   (0x3UL << TIM_CR1_CMS_Pos)

0x00000060

◆ TIM_CR1_CMS_Pos

#define TIM_CR1_CMS_Pos   (5U)

◆ TIM_CR1_DIR

#define TIM_CR1_DIR   TIM_CR1_DIR_Msk

Direction

◆ TIM_CR1_DIR_Msk

#define TIM_CR1_DIR_Msk   (0x1UL << TIM_CR1_DIR_Pos)

0x00000010

◆ TIM_CR1_DIR_Pos

#define TIM_CR1_DIR_Pos   (4U)

◆ TIM_CR1_OPM

#define TIM_CR1_OPM   TIM_CR1_OPM_Msk

One pulse mode

◆ TIM_CR1_OPM_Msk

#define TIM_CR1_OPM_Msk   (0x1UL << TIM_CR1_OPM_Pos)

0x00000008

◆ TIM_CR1_OPM_Pos

#define TIM_CR1_OPM_Pos   (3U)

◆ TIM_CR1_UDIS

#define TIM_CR1_UDIS   TIM_CR1_UDIS_Msk

Update disable

◆ TIM_CR1_UDIS_Msk

#define TIM_CR1_UDIS_Msk   (0x1UL << TIM_CR1_UDIS_Pos)

0x00000002

◆ TIM_CR1_UDIS_Pos

#define TIM_CR1_UDIS_Pos   (1U)

◆ TIM_CR1_URS

#define TIM_CR1_URS   TIM_CR1_URS_Msk

Update request source

◆ TIM_CR1_URS_Msk

#define TIM_CR1_URS_Msk   (0x1UL << TIM_CR1_URS_Pos)

0x00000004

◆ TIM_CR1_URS_Pos

#define TIM_CR1_URS_Pos   (2U)

◆ TIM_CR2_CCDS

#define TIM_CR2_CCDS   TIM_CR2_CCDS_Msk

Capture/Compare DMA Selection

◆ TIM_CR2_CCDS_Msk

#define TIM_CR2_CCDS_Msk   (0x1UL << TIM_CR2_CCDS_Pos)

0x00000008

◆ TIM_CR2_CCDS_Pos

#define TIM_CR2_CCDS_Pos   (3U)

◆ TIM_CR2_MMS

#define TIM_CR2_MMS   TIM_CR2_MMS_Msk

MMS[2:0] bits (Master Mode Selection)

◆ TIM_CR2_MMS_0

#define TIM_CR2_MMS_0   (0x1UL << TIM_CR2_MMS_Pos)

0x00000010

◆ TIM_CR2_MMS_1

#define TIM_CR2_MMS_1   (0x2UL << TIM_CR2_MMS_Pos)

0x00000020

◆ TIM_CR2_MMS_2

#define TIM_CR2_MMS_2   (0x4UL << TIM_CR2_MMS_Pos)

0x00000040

◆ TIM_CR2_MMS_Msk

#define TIM_CR2_MMS_Msk   (0x7UL << TIM_CR2_MMS_Pos)

0x00000070

◆ TIM_CR2_MMS_Pos

#define TIM_CR2_MMS_Pos   (4U)

◆ TIM_CR2_TI1S

#define TIM_CR2_TI1S   TIM_CR2_TI1S_Msk

TI1 Selection

◆ TIM_CR2_TI1S_Msk

#define TIM_CR2_TI1S_Msk   (0x1UL << TIM_CR2_TI1S_Pos)

0x00000080

◆ TIM_CR2_TI1S_Pos

#define TIM_CR2_TI1S_Pos   (7U)

◆ TIM_DCR_DBA

#define TIM_DCR_DBA   TIM_DCR_DBA_Msk

DBA[4:0] bits (DMA Base Address)

◆ TIM_DCR_DBA_0

#define TIM_DCR_DBA_0   (0x01UL << TIM_DCR_DBA_Pos)

0x00000001

◆ TIM_DCR_DBA_1

#define TIM_DCR_DBA_1   (0x02UL << TIM_DCR_DBA_Pos)

0x00000002

◆ TIM_DCR_DBA_2

#define TIM_DCR_DBA_2   (0x04UL << TIM_DCR_DBA_Pos)

0x00000004

◆ TIM_DCR_DBA_3

#define TIM_DCR_DBA_3   (0x08UL << TIM_DCR_DBA_Pos)

0x00000008

◆ TIM_DCR_DBA_4

#define TIM_DCR_DBA_4   (0x10UL << TIM_DCR_DBA_Pos)

0x00000010

◆ TIM_DCR_DBA_Msk

#define TIM_DCR_DBA_Msk   (0x1FUL << TIM_DCR_DBA_Pos)

0x0000001F

◆ TIM_DCR_DBA_Pos

#define TIM_DCR_DBA_Pos   (0U)

◆ TIM_DCR_DBL

#define TIM_DCR_DBL   TIM_DCR_DBL_Msk

DBL[4:0] bits (DMA Burst Length)

◆ TIM_DCR_DBL_0

#define TIM_DCR_DBL_0   (0x01UL << TIM_DCR_DBL_Pos)

0x00000100

◆ TIM_DCR_DBL_1

#define TIM_DCR_DBL_1   (0x02UL << TIM_DCR_DBL_Pos)

0x00000200

◆ TIM_DCR_DBL_2

#define TIM_DCR_DBL_2   (0x04UL << TIM_DCR_DBL_Pos)

0x00000400

◆ TIM_DCR_DBL_3

#define TIM_DCR_DBL_3   (0x08UL << TIM_DCR_DBL_Pos)

0x00000800

◆ TIM_DCR_DBL_4

#define TIM_DCR_DBL_4   (0x10UL << TIM_DCR_DBL_Pos)

0x00001000

◆ TIM_DCR_DBL_Msk

#define TIM_DCR_DBL_Msk   (0x1FUL << TIM_DCR_DBL_Pos)

0x00001F00

◆ TIM_DCR_DBL_Pos

#define TIM_DCR_DBL_Pos   (8U)

◆ TIM_DIER_CC1DE

#define TIM_DIER_CC1DE   TIM_DIER_CC1DE_Msk

Capture/Compare 1 DMA request enable

◆ TIM_DIER_CC1DE_Msk

#define TIM_DIER_CC1DE_Msk   (0x1UL << TIM_DIER_CC1DE_Pos)

0x00000200

◆ TIM_DIER_CC1DE_Pos

#define TIM_DIER_CC1DE_Pos   (9U)

◆ TIM_DIER_CC1IE

#define TIM_DIER_CC1IE   TIM_DIER_CC1IE_Msk

Capture/Compare 1 interrupt enable

◆ TIM_DIER_CC1IE_Msk

#define TIM_DIER_CC1IE_Msk   (0x1UL << TIM_DIER_CC1IE_Pos)

0x00000002

◆ TIM_DIER_CC1IE_Pos

#define TIM_DIER_CC1IE_Pos   (1U)

◆ TIM_DIER_CC2DE

#define TIM_DIER_CC2DE   TIM_DIER_CC2DE_Msk

Capture/Compare 2 DMA request enable

◆ TIM_DIER_CC2DE_Msk

#define TIM_DIER_CC2DE_Msk   (0x1UL << TIM_DIER_CC2DE_Pos)

0x00000400

◆ TIM_DIER_CC2DE_Pos

#define TIM_DIER_CC2DE_Pos   (10U)

◆ TIM_DIER_CC2IE

#define TIM_DIER_CC2IE   TIM_DIER_CC2IE_Msk

Capture/Compare 2 interrupt enable

◆ TIM_DIER_CC2IE_Msk

#define TIM_DIER_CC2IE_Msk   (0x1UL << TIM_DIER_CC2IE_Pos)

0x00000004

◆ TIM_DIER_CC2IE_Pos

#define TIM_DIER_CC2IE_Pos   (2U)

◆ TIM_DIER_CC3DE

#define TIM_DIER_CC3DE   TIM_DIER_CC3DE_Msk

Capture/Compare 3 DMA request enable

◆ TIM_DIER_CC3DE_Msk

#define TIM_DIER_CC3DE_Msk   (0x1UL << TIM_DIER_CC3DE_Pos)

0x00000800

◆ TIM_DIER_CC3DE_Pos

#define TIM_DIER_CC3DE_Pos   (11U)

◆ TIM_DIER_CC3IE

#define TIM_DIER_CC3IE   TIM_DIER_CC3IE_Msk

Capture/Compare 3 interrupt enable

◆ TIM_DIER_CC3IE_Msk

#define TIM_DIER_CC3IE_Msk   (0x1UL << TIM_DIER_CC3IE_Pos)

0x00000008

◆ TIM_DIER_CC3IE_Pos

#define TIM_DIER_CC3IE_Pos   (3U)

◆ TIM_DIER_CC4DE

#define TIM_DIER_CC4DE   TIM_DIER_CC4DE_Msk

Capture/Compare 4 DMA request enable

◆ TIM_DIER_CC4DE_Msk

#define TIM_DIER_CC4DE_Msk   (0x1UL << TIM_DIER_CC4DE_Pos)

0x00001000

◆ TIM_DIER_CC4DE_Pos

#define TIM_DIER_CC4DE_Pos   (12U)

◆ TIM_DIER_CC4IE

#define TIM_DIER_CC4IE   TIM_DIER_CC4IE_Msk

Capture/Compare 4 interrupt enable

◆ TIM_DIER_CC4IE_Msk

#define TIM_DIER_CC4IE_Msk   (0x1UL << TIM_DIER_CC4IE_Pos)

0x00000010

◆ TIM_DIER_CC4IE_Pos

#define TIM_DIER_CC4IE_Pos   (4U)

◆ TIM_DIER_TDE

#define TIM_DIER_TDE   TIM_DIER_TDE_Msk

Trigger DMA request enable

◆ TIM_DIER_TDE_Msk

#define TIM_DIER_TDE_Msk   (0x1UL << TIM_DIER_TDE_Pos)

0x00004000

◆ TIM_DIER_TDE_Pos

#define TIM_DIER_TDE_Pos   (14U)

◆ TIM_DIER_TIE

#define TIM_DIER_TIE   TIM_DIER_TIE_Msk

Trigger interrupt enable

◆ TIM_DIER_TIE_Msk

#define TIM_DIER_TIE_Msk   (0x1UL << TIM_DIER_TIE_Pos)

0x00000040

◆ TIM_DIER_TIE_Pos

#define TIM_DIER_TIE_Pos   (6U)

◆ TIM_DIER_UDE

#define TIM_DIER_UDE   TIM_DIER_UDE_Msk

Update DMA request enable

◆ TIM_DIER_UDE_Msk

#define TIM_DIER_UDE_Msk   (0x1UL << TIM_DIER_UDE_Pos)

0x00000100

◆ TIM_DIER_UDE_Pos

#define TIM_DIER_UDE_Pos   (8U)

◆ TIM_DIER_UIE

#define TIM_DIER_UIE   TIM_DIER_UIE_Msk

Update interrupt enable

◆ TIM_DIER_UIE_Msk

#define TIM_DIER_UIE_Msk   (0x1UL << TIM_DIER_UIE_Pos)

0x00000001

◆ TIM_DIER_UIE_Pos

#define TIM_DIER_UIE_Pos   (0U)

◆ TIM_DMAR_DMAB

#define TIM_DMAR_DMAB   TIM_DMAR_DMAB_Msk

DMA register for burst accesses

◆ TIM_DMAR_DMAB_Msk

#define TIM_DMAR_DMAB_Msk   (0xFFFFUL << TIM_DMAR_DMAB_Pos)

0x0000FFFF

◆ TIM_DMAR_DMAB_Pos

#define TIM_DMAR_DMAB_Pos   (0U)

◆ TIM_EGR_CC1G

#define TIM_EGR_CC1G   TIM_EGR_CC1G_Msk

Capture/Compare 1 Generation

◆ TIM_EGR_CC1G_Msk

#define TIM_EGR_CC1G_Msk   (0x1UL << TIM_EGR_CC1G_Pos)

0x00000002

◆ TIM_EGR_CC1G_Pos

#define TIM_EGR_CC1G_Pos   (1U)

◆ TIM_EGR_CC2G

#define TIM_EGR_CC2G   TIM_EGR_CC2G_Msk

Capture/Compare 2 Generation

◆ TIM_EGR_CC2G_Msk

#define TIM_EGR_CC2G_Msk   (0x1UL << TIM_EGR_CC2G_Pos)

0x00000004

◆ TIM_EGR_CC2G_Pos

#define TIM_EGR_CC2G_Pos   (2U)

◆ TIM_EGR_CC3G

#define TIM_EGR_CC3G   TIM_EGR_CC3G_Msk

Capture/Compare 3 Generation

◆ TIM_EGR_CC3G_Msk

#define TIM_EGR_CC3G_Msk   (0x1UL << TIM_EGR_CC3G_Pos)

0x00000008

◆ TIM_EGR_CC3G_Pos

#define TIM_EGR_CC3G_Pos   (3U)

◆ TIM_EGR_CC4G

#define TIM_EGR_CC4G   TIM_EGR_CC4G_Msk

Capture/Compare 4 Generation

◆ TIM_EGR_CC4G_Msk

#define TIM_EGR_CC4G_Msk   (0x1UL << TIM_EGR_CC4G_Pos)

0x00000010

◆ TIM_EGR_CC4G_Pos

#define TIM_EGR_CC4G_Pos   (4U)

◆ TIM_EGR_TG

#define TIM_EGR_TG   TIM_EGR_TG_Msk

Trigger Generation

◆ TIM_EGR_TG_Msk

#define TIM_EGR_TG_Msk   (0x1UL << TIM_EGR_TG_Pos)

0x00000040

◆ TIM_EGR_TG_Pos

#define TIM_EGR_TG_Pos   (6U)

◆ TIM_EGR_UG

#define TIM_EGR_UG   TIM_EGR_UG_Msk

Update Generation

◆ TIM_EGR_UG_Msk

#define TIM_EGR_UG_Msk   (0x1UL << TIM_EGR_UG_Pos)

0x00000001

◆ TIM_EGR_UG_Pos

#define TIM_EGR_UG_Pos   (0U)

◆ TIM_PSC_PSC

#define TIM_PSC_PSC   TIM_PSC_PSC_Msk

Prescaler Value

◆ TIM_PSC_PSC_Msk

#define TIM_PSC_PSC_Msk   (0xFFFFUL << TIM_PSC_PSC_Pos)

0x0000FFFF

◆ TIM_PSC_PSC_Pos

#define TIM_PSC_PSC_Pos   (0U)

◆ TIM_SMCR_ECE

#define TIM_SMCR_ECE   TIM_SMCR_ECE_Msk

External clock enable

◆ TIM_SMCR_ECE_Msk

#define TIM_SMCR_ECE_Msk   (0x1UL << TIM_SMCR_ECE_Pos)

0x00004000

◆ TIM_SMCR_ECE_Pos

#define TIM_SMCR_ECE_Pos   (14U)

◆ TIM_SMCR_ETF

#define TIM_SMCR_ETF   TIM_SMCR_ETF_Msk

ETF[3:0] bits (External trigger filter)

◆ TIM_SMCR_ETF_0

#define TIM_SMCR_ETF_0   (0x1UL << TIM_SMCR_ETF_Pos)

0x00000100

◆ TIM_SMCR_ETF_1

#define TIM_SMCR_ETF_1   (0x2UL << TIM_SMCR_ETF_Pos)

0x00000200

◆ TIM_SMCR_ETF_2

#define TIM_SMCR_ETF_2   (0x4UL << TIM_SMCR_ETF_Pos)

0x00000400

◆ TIM_SMCR_ETF_3

#define TIM_SMCR_ETF_3   (0x8UL << TIM_SMCR_ETF_Pos)

0x00000800

◆ TIM_SMCR_ETF_Msk

#define TIM_SMCR_ETF_Msk   (0xFUL << TIM_SMCR_ETF_Pos)

0x00000F00

◆ TIM_SMCR_ETF_Pos

#define TIM_SMCR_ETF_Pos   (8U)

◆ TIM_SMCR_ETP

#define TIM_SMCR_ETP   TIM_SMCR_ETP_Msk

External trigger polarity

◆ TIM_SMCR_ETP_Msk

#define TIM_SMCR_ETP_Msk   (0x1UL << TIM_SMCR_ETP_Pos)

0x00008000

◆ TIM_SMCR_ETP_Pos

#define TIM_SMCR_ETP_Pos   (15U)

◆ TIM_SMCR_ETPS

#define TIM_SMCR_ETPS   TIM_SMCR_ETPS_Msk

ETPS[1:0] bits (External trigger prescaler)

◆ TIM_SMCR_ETPS_0

#define TIM_SMCR_ETPS_0   (0x1UL << TIM_SMCR_ETPS_Pos)

0x00001000

◆ TIM_SMCR_ETPS_1

#define TIM_SMCR_ETPS_1   (0x2UL << TIM_SMCR_ETPS_Pos)

0x00002000

◆ TIM_SMCR_ETPS_Msk

#define TIM_SMCR_ETPS_Msk   (0x3UL << TIM_SMCR_ETPS_Pos)

0x00003000

◆ TIM_SMCR_ETPS_Pos

#define TIM_SMCR_ETPS_Pos   (12U)

◆ TIM_SMCR_MSM

#define TIM_SMCR_MSM   TIM_SMCR_MSM_Msk

Master/slave mode

◆ TIM_SMCR_MSM_Msk

#define TIM_SMCR_MSM_Msk   (0x1UL << TIM_SMCR_MSM_Pos)

0x00000080

◆ TIM_SMCR_MSM_Pos

#define TIM_SMCR_MSM_Pos   (7U)

◆ TIM_SMCR_SMS

#define TIM_SMCR_SMS   TIM_SMCR_SMS_Msk

SMS[2:0] bits (Slave mode selection)

◆ TIM_SMCR_SMS_0

#define TIM_SMCR_SMS_0   (0x1UL << TIM_SMCR_SMS_Pos)

0x00000001

◆ TIM_SMCR_SMS_1

#define TIM_SMCR_SMS_1   (0x2UL << TIM_SMCR_SMS_Pos)

0x00000002

◆ TIM_SMCR_SMS_2

#define TIM_SMCR_SMS_2   (0x4UL << TIM_SMCR_SMS_Pos)

0x00000004

◆ TIM_SMCR_SMS_Msk

#define TIM_SMCR_SMS_Msk   (0x7UL << TIM_SMCR_SMS_Pos)

0x00000007

◆ TIM_SMCR_SMS_Pos

#define TIM_SMCR_SMS_Pos   (0U)

◆ TIM_SMCR_TS

#define TIM_SMCR_TS   TIM_SMCR_TS_Msk

TS[2:0] bits (Trigger selection)

◆ TIM_SMCR_TS_0

#define TIM_SMCR_TS_0   (0x1UL << TIM_SMCR_TS_Pos)

0x00000010

◆ TIM_SMCR_TS_1

#define TIM_SMCR_TS_1   (0x2UL << TIM_SMCR_TS_Pos)

0x00000020

◆ TIM_SMCR_TS_2

#define TIM_SMCR_TS_2   (0x4UL << TIM_SMCR_TS_Pos)

0x00000040

◆ TIM_SMCR_TS_Msk

#define TIM_SMCR_TS_Msk   (0x7UL << TIM_SMCR_TS_Pos)

0x00000070

◆ TIM_SMCR_TS_Pos

#define TIM_SMCR_TS_Pos   (4U)

◆ TIM_SR_CC1IF

#define TIM_SR_CC1IF   TIM_SR_CC1IF_Msk

Capture/Compare 1 interrupt Flag

◆ TIM_SR_CC1IF_Msk

#define TIM_SR_CC1IF_Msk   (0x1UL << TIM_SR_CC1IF_Pos)

0x00000002

◆ TIM_SR_CC1IF_Pos

#define TIM_SR_CC1IF_Pos   (1U)

◆ TIM_SR_CC1OF

#define TIM_SR_CC1OF   TIM_SR_CC1OF_Msk

Capture/Compare 1 Overcapture Flag

◆ TIM_SR_CC1OF_Msk

#define TIM_SR_CC1OF_Msk   (0x1UL << TIM_SR_CC1OF_Pos)

0x00000200

◆ TIM_SR_CC1OF_Pos

#define TIM_SR_CC1OF_Pos   (9U)

◆ TIM_SR_CC2IF

#define TIM_SR_CC2IF   TIM_SR_CC2IF_Msk

Capture/Compare 2 interrupt Flag

◆ TIM_SR_CC2IF_Msk

#define TIM_SR_CC2IF_Msk   (0x1UL << TIM_SR_CC2IF_Pos)

0x00000004

◆ TIM_SR_CC2IF_Pos

#define TIM_SR_CC2IF_Pos   (2U)

◆ TIM_SR_CC2OF

#define TIM_SR_CC2OF   TIM_SR_CC2OF_Msk

Capture/Compare 2 Overcapture Flag

◆ TIM_SR_CC2OF_Msk

#define TIM_SR_CC2OF_Msk   (0x1UL << TIM_SR_CC2OF_Pos)

0x00000400

◆ TIM_SR_CC2OF_Pos

#define TIM_SR_CC2OF_Pos   (10U)

◆ TIM_SR_CC3IF

#define TIM_SR_CC3IF   TIM_SR_CC3IF_Msk

Capture/Compare 3 interrupt Flag

◆ TIM_SR_CC3IF_Msk

#define TIM_SR_CC3IF_Msk   (0x1UL << TIM_SR_CC3IF_Pos)

0x00000008

◆ TIM_SR_CC3IF_Pos

#define TIM_SR_CC3IF_Pos   (3U)

◆ TIM_SR_CC3OF

#define TIM_SR_CC3OF   TIM_SR_CC3OF_Msk

Capture/Compare 3 Overcapture Flag

◆ TIM_SR_CC3OF_Msk

#define TIM_SR_CC3OF_Msk   (0x1UL << TIM_SR_CC3OF_Pos)

0x00000800

◆ TIM_SR_CC3OF_Pos

#define TIM_SR_CC3OF_Pos   (11U)

◆ TIM_SR_CC4IF

#define TIM_SR_CC4IF   TIM_SR_CC4IF_Msk

Capture/Compare 4 interrupt Flag

◆ TIM_SR_CC4IF_Msk

#define TIM_SR_CC4IF_Msk   (0x1UL << TIM_SR_CC4IF_Pos)

0x00000010

◆ TIM_SR_CC4IF_Pos

#define TIM_SR_CC4IF_Pos   (4U)

◆ TIM_SR_CC4OF

#define TIM_SR_CC4OF   TIM_SR_CC4OF_Msk

Capture/Compare 4 Overcapture Flag

◆ TIM_SR_CC4OF_Msk

#define TIM_SR_CC4OF_Msk   (0x1UL << TIM_SR_CC4OF_Pos)

0x00001000

◆ TIM_SR_CC4OF_Pos

#define TIM_SR_CC4OF_Pos   (12U)

◆ TIM_SR_TIF

#define TIM_SR_TIF   TIM_SR_TIF_Msk

Trigger interrupt Flag

◆ TIM_SR_TIF_Msk

#define TIM_SR_TIF_Msk   (0x1UL << TIM_SR_TIF_Pos)

0x00000040

◆ TIM_SR_TIF_Pos

#define TIM_SR_TIF_Pos   (6U)

◆ TIM_SR_UIF

#define TIM_SR_UIF   TIM_SR_UIF_Msk

Update interrupt Flag

◆ TIM_SR_UIF_Msk

#define TIM_SR_UIF_Msk   (0x1UL << TIM_SR_UIF_Pos)

0x00000001

◆ TIM_SR_UIF_Pos

#define TIM_SR_UIF_Pos   (0U)

◆ TIM_TIM2_REMAP_HSI48_SUPPORT

#define TIM_TIM2_REMAP_HSI48_SUPPORT

Support remap HSI48 on TIM2

◆ TSC_CR_AM

#define TSC_CR_AM   TSC_CR_AM_Msk

Acquisition mode

◆ TSC_CR_AM_Msk

#define TSC_CR_AM_Msk   (0x1UL << TSC_CR_AM_Pos)

0x00000004

◆ TSC_CR_AM_Pos

#define TSC_CR_AM_Pos   (2U)

◆ TSC_CR_CTPH

#define TSC_CR_CTPH   TSC_CR_CTPH_Msk

CTPH[3:0] bits (Charge Transfer pulse high)

◆ TSC_CR_CTPH_0

#define TSC_CR_CTPH_0   (0x1UL << TSC_CR_CTPH_Pos)

0x10000000

◆ TSC_CR_CTPH_1

#define TSC_CR_CTPH_1   (0x2UL << TSC_CR_CTPH_Pos)

0x20000000

◆ TSC_CR_CTPH_2

#define TSC_CR_CTPH_2   (0x4UL << TSC_CR_CTPH_Pos)

0x40000000

◆ TSC_CR_CTPH_3

#define TSC_CR_CTPH_3   (0x8UL << TSC_CR_CTPH_Pos)

0x80000000

◆ TSC_CR_CTPH_Msk

#define TSC_CR_CTPH_Msk   (0xFUL << TSC_CR_CTPH_Pos)

0xF0000000

◆ TSC_CR_CTPH_Pos

#define TSC_CR_CTPH_Pos   (28U)

◆ TSC_CR_CTPL

#define TSC_CR_CTPL   TSC_CR_CTPL_Msk

CTPL[3:0] bits (Charge Transfer pulse low)

◆ TSC_CR_CTPL_0

#define TSC_CR_CTPL_0   (0x1UL << TSC_CR_CTPL_Pos)

0x01000000

◆ TSC_CR_CTPL_1

#define TSC_CR_CTPL_1   (0x2UL << TSC_CR_CTPL_Pos)

0x02000000

◆ TSC_CR_CTPL_2

#define TSC_CR_CTPL_2   (0x4UL << TSC_CR_CTPL_Pos)

0x04000000

◆ TSC_CR_CTPL_3

#define TSC_CR_CTPL_3   (0x8UL << TSC_CR_CTPL_Pos)

0x08000000

◆ TSC_CR_CTPL_Msk

#define TSC_CR_CTPL_Msk   (0xFUL << TSC_CR_CTPL_Pos)

0x0F000000

◆ TSC_CR_CTPL_Pos

#define TSC_CR_CTPL_Pos   (24U)

◆ TSC_CR_IODEF

#define TSC_CR_IODEF   TSC_CR_IODEF_Msk

IO default mode

◆ TSC_CR_IODEF_Msk

#define TSC_CR_IODEF_Msk   (0x1UL << TSC_CR_IODEF_Pos)

0x00000010

◆ TSC_CR_IODEF_Pos

#define TSC_CR_IODEF_Pos   (4U)

◆ TSC_CR_MCV

#define TSC_CR_MCV   TSC_CR_MCV_Msk

MCV[2:0] bits (Max Count Value)

◆ TSC_CR_MCV_0

#define TSC_CR_MCV_0   (0x1UL << TSC_CR_MCV_Pos)

0x00000020

◆ TSC_CR_MCV_1

#define TSC_CR_MCV_1   (0x2UL << TSC_CR_MCV_Pos)

0x00000040

◆ TSC_CR_MCV_2

#define TSC_CR_MCV_2   (0x4UL << TSC_CR_MCV_Pos)

0x00000080

◆ TSC_CR_MCV_Msk

#define TSC_CR_MCV_Msk   (0x7UL << TSC_CR_MCV_Pos)

0x000000E0

◆ TSC_CR_MCV_Pos

#define TSC_CR_MCV_Pos   (5U)

◆ TSC_CR_PGPSC

#define TSC_CR_PGPSC   TSC_CR_PGPSC_Msk

PGPSC[2:0] bits (Pulse Generator Prescaler)

◆ TSC_CR_PGPSC_0

#define TSC_CR_PGPSC_0   (0x1UL << TSC_CR_PGPSC_Pos)

0x00001000

◆ TSC_CR_PGPSC_1

#define TSC_CR_PGPSC_1   (0x2UL << TSC_CR_PGPSC_Pos)

0x00002000

◆ TSC_CR_PGPSC_2

#define TSC_CR_PGPSC_2   (0x4UL << TSC_CR_PGPSC_Pos)

0x00004000

◆ TSC_CR_PGPSC_Msk

#define TSC_CR_PGPSC_Msk   (0x7UL << TSC_CR_PGPSC_Pos)

0x00007000

◆ TSC_CR_PGPSC_Pos

#define TSC_CR_PGPSC_Pos   (12U)

◆ TSC_CR_SSD

#define TSC_CR_SSD   TSC_CR_SSD_Msk

SSD[6:0] bits (Spread Spectrum Deviation)

◆ TSC_CR_SSD_0

#define TSC_CR_SSD_0   (0x01UL << TSC_CR_SSD_Pos)

0x00020000

◆ TSC_CR_SSD_1

#define TSC_CR_SSD_1   (0x02UL << TSC_CR_SSD_Pos)

0x00040000

◆ TSC_CR_SSD_2

#define TSC_CR_SSD_2   (0x04UL << TSC_CR_SSD_Pos)

0x00080000

◆ TSC_CR_SSD_3

#define TSC_CR_SSD_3   (0x08UL << TSC_CR_SSD_Pos)

0x00100000

◆ TSC_CR_SSD_4

#define TSC_CR_SSD_4   (0x10UL << TSC_CR_SSD_Pos)

0x00200000

◆ TSC_CR_SSD_5

#define TSC_CR_SSD_5   (0x20UL << TSC_CR_SSD_Pos)

0x00400000

◆ TSC_CR_SSD_6

#define TSC_CR_SSD_6   (0x40UL << TSC_CR_SSD_Pos)

0x00800000

◆ TSC_CR_SSD_Msk

#define TSC_CR_SSD_Msk   (0x7FUL << TSC_CR_SSD_Pos)

0x00FE0000

◆ TSC_CR_SSD_Pos

#define TSC_CR_SSD_Pos   (17U)

◆ TSC_CR_SSE

#define TSC_CR_SSE   TSC_CR_SSE_Msk

Spread Spectrum Enable

◆ TSC_CR_SSE_Msk

#define TSC_CR_SSE_Msk   (0x1UL << TSC_CR_SSE_Pos)

0x00010000

◆ TSC_CR_SSE_Pos

#define TSC_CR_SSE_Pos   (16U)

◆ TSC_CR_SSPSC

#define TSC_CR_SSPSC   TSC_CR_SSPSC_Msk

Spread Spectrum Prescaler

◆ TSC_CR_SSPSC_Msk

#define TSC_CR_SSPSC_Msk   (0x1UL << TSC_CR_SSPSC_Pos)

0x00008000

◆ TSC_CR_SSPSC_Pos

#define TSC_CR_SSPSC_Pos   (15U)

◆ TSC_CR_START

#define TSC_CR_START   TSC_CR_START_Msk

Start acquisition

◆ TSC_CR_START_Msk

#define TSC_CR_START_Msk   (0x1UL << TSC_CR_START_Pos)

0x00000002

◆ TSC_CR_START_Pos

#define TSC_CR_START_Pos   (1U)

◆ TSC_CR_SYNCPOL

#define TSC_CR_SYNCPOL   TSC_CR_SYNCPOL_Msk

Synchronization pin polarity

◆ TSC_CR_SYNCPOL_Msk

#define TSC_CR_SYNCPOL_Msk   (0x1UL << TSC_CR_SYNCPOL_Pos)

0x00000008

◆ TSC_CR_SYNCPOL_Pos

#define TSC_CR_SYNCPOL_Pos   (3U)

◆ TSC_CR_TSCE

#define TSC_CR_TSCE   TSC_CR_TSCE_Msk

Touch sensing controller enable

◆ TSC_CR_TSCE_Msk

#define TSC_CR_TSCE_Msk   (0x1UL << TSC_CR_TSCE_Pos)

0x00000001

◆ TSC_CR_TSCE_Pos

#define TSC_CR_TSCE_Pos   (0U)

◆ TSC_ICR_EOAIC

#define TSC_ICR_EOAIC   TSC_ICR_EOAIC_Msk

End of acquisition interrupt clear

◆ TSC_ICR_EOAIC_Msk

#define TSC_ICR_EOAIC_Msk   (0x1UL << TSC_ICR_EOAIC_Pos)

0x00000001

◆ TSC_ICR_EOAIC_Pos

#define TSC_ICR_EOAIC_Pos   (0U)

◆ TSC_ICR_MCEIC

#define TSC_ICR_MCEIC   TSC_ICR_MCEIC_Msk

Max count error interrupt clear

◆ TSC_ICR_MCEIC_Msk

#define TSC_ICR_MCEIC_Msk   (0x1UL << TSC_ICR_MCEIC_Pos)

0x00000002

◆ TSC_ICR_MCEIC_Pos

#define TSC_ICR_MCEIC_Pos   (1U)

◆ TSC_IER_EOAIE

#define TSC_IER_EOAIE   TSC_IER_EOAIE_Msk

End of acquisition interrupt enable

◆ TSC_IER_EOAIE_Msk

#define TSC_IER_EOAIE_Msk   (0x1UL << TSC_IER_EOAIE_Pos)

0x00000001

◆ TSC_IER_EOAIE_Pos

#define TSC_IER_EOAIE_Pos   (0U)

◆ TSC_IER_MCEIE

#define TSC_IER_MCEIE   TSC_IER_MCEIE_Msk

Max count error interrupt enable

◆ TSC_IER_MCEIE_Msk

#define TSC_IER_MCEIE_Msk   (0x1UL << TSC_IER_MCEIE_Pos)

0x00000002

◆ TSC_IER_MCEIE_Pos

#define TSC_IER_MCEIE_Pos   (1U)

◆ TSC_IOASCR_G1_IO1

#define TSC_IOASCR_G1_IO1   TSC_IOASCR_G1_IO1_Msk

GROUP1_IO1 analog switch enable

◆ TSC_IOASCR_G1_IO1_Msk

#define TSC_IOASCR_G1_IO1_Msk   (0x1UL << TSC_IOASCR_G1_IO1_Pos)

0x00000001

◆ TSC_IOASCR_G1_IO1_Pos

#define TSC_IOASCR_G1_IO1_Pos   (0U)

◆ TSC_IOASCR_G1_IO2

#define TSC_IOASCR_G1_IO2   TSC_IOASCR_G1_IO2_Msk

GROUP1_IO2 analog switch enable

◆ TSC_IOASCR_G1_IO2_Msk

#define TSC_IOASCR_G1_IO2_Msk   (0x1UL << TSC_IOASCR_G1_IO2_Pos)

0x00000002

◆ TSC_IOASCR_G1_IO2_Pos

#define TSC_IOASCR_G1_IO2_Pos   (1U)

◆ TSC_IOASCR_G1_IO3

#define TSC_IOASCR_G1_IO3   TSC_IOASCR_G1_IO3_Msk

GROUP1_IO3 analog switch enable

◆ TSC_IOASCR_G1_IO3_Msk

#define TSC_IOASCR_G1_IO3_Msk   (0x1UL << TSC_IOASCR_G1_IO3_Pos)

0x00000004

◆ TSC_IOASCR_G1_IO3_Pos

#define TSC_IOASCR_G1_IO3_Pos   (2U)

◆ TSC_IOASCR_G1_IO4

#define TSC_IOASCR_G1_IO4   TSC_IOASCR_G1_IO4_Msk

GROUP1_IO4 analog switch enable

◆ TSC_IOASCR_G1_IO4_Msk

#define TSC_IOASCR_G1_IO4_Msk   (0x1UL << TSC_IOASCR_G1_IO4_Pos)

0x00000008

◆ TSC_IOASCR_G1_IO4_Pos

#define TSC_IOASCR_G1_IO4_Pos   (3U)

◆ TSC_IOASCR_G2_IO1

#define TSC_IOASCR_G2_IO1   TSC_IOASCR_G2_IO1_Msk

GROUP2_IO1 analog switch enable

◆ TSC_IOASCR_G2_IO1_Msk

#define TSC_IOASCR_G2_IO1_Msk   (0x1UL << TSC_IOASCR_G2_IO1_Pos)

0x00000010

◆ TSC_IOASCR_G2_IO1_Pos

#define TSC_IOASCR_G2_IO1_Pos   (4U)

◆ TSC_IOASCR_G2_IO2

#define TSC_IOASCR_G2_IO2   TSC_IOASCR_G2_IO2_Msk

GROUP2_IO2 analog switch enable

◆ TSC_IOASCR_G2_IO2_Msk

#define TSC_IOASCR_G2_IO2_Msk   (0x1UL << TSC_IOASCR_G2_IO2_Pos)

0x00000020

◆ TSC_IOASCR_G2_IO2_Pos

#define TSC_IOASCR_G2_IO2_Pos   (5U)

◆ TSC_IOASCR_G2_IO3

#define TSC_IOASCR_G2_IO3   TSC_IOASCR_G2_IO3_Msk

GROUP2_IO3 analog switch enable

◆ TSC_IOASCR_G2_IO3_Msk

#define TSC_IOASCR_G2_IO3_Msk   (0x1UL << TSC_IOASCR_G2_IO3_Pos)

0x00000040

◆ TSC_IOASCR_G2_IO3_Pos

#define TSC_IOASCR_G2_IO3_Pos   (6U)

◆ TSC_IOASCR_G2_IO4

#define TSC_IOASCR_G2_IO4   TSC_IOASCR_G2_IO4_Msk

GROUP2_IO4 analog switch enable

◆ TSC_IOASCR_G2_IO4_Msk

#define TSC_IOASCR_G2_IO4_Msk   (0x1UL << TSC_IOASCR_G2_IO4_Pos)

0x00000080

◆ TSC_IOASCR_G2_IO4_Pos

#define TSC_IOASCR_G2_IO4_Pos   (7U)

◆ TSC_IOASCR_G3_IO1

#define TSC_IOASCR_G3_IO1   TSC_IOASCR_G3_IO1_Msk

GROUP3_IO1 analog switch enable

◆ TSC_IOASCR_G3_IO1_Msk

#define TSC_IOASCR_G3_IO1_Msk   (0x1UL << TSC_IOASCR_G3_IO1_Pos)

0x00000100

◆ TSC_IOASCR_G3_IO1_Pos

#define TSC_IOASCR_G3_IO1_Pos   (8U)

◆ TSC_IOASCR_G3_IO2

#define TSC_IOASCR_G3_IO2   TSC_IOASCR_G3_IO2_Msk

GROUP3_IO2 analog switch enable

◆ TSC_IOASCR_G3_IO2_Msk

#define TSC_IOASCR_G3_IO2_Msk   (0x1UL << TSC_IOASCR_G3_IO2_Pos)

0x00000200

◆ TSC_IOASCR_G3_IO2_Pos

#define TSC_IOASCR_G3_IO2_Pos   (9U)

◆ TSC_IOASCR_G3_IO3

#define TSC_IOASCR_G3_IO3   TSC_IOASCR_G3_IO3_Msk

GROUP3_IO3 analog switch enable

◆ TSC_IOASCR_G3_IO3_Msk

#define TSC_IOASCR_G3_IO3_Msk   (0x1UL << TSC_IOASCR_G3_IO3_Pos)

0x00000400

◆ TSC_IOASCR_G3_IO3_Pos

#define TSC_IOASCR_G3_IO3_Pos   (10U)

◆ TSC_IOASCR_G3_IO4

#define TSC_IOASCR_G3_IO4   TSC_IOASCR_G3_IO4_Msk

GROUP3_IO4 analog switch enable

◆ TSC_IOASCR_G3_IO4_Msk

#define TSC_IOASCR_G3_IO4_Msk   (0x1UL << TSC_IOASCR_G3_IO4_Pos)

0x00000800

◆ TSC_IOASCR_G3_IO4_Pos

#define TSC_IOASCR_G3_IO4_Pos   (11U)

◆ TSC_IOASCR_G4_IO1

#define TSC_IOASCR_G4_IO1   TSC_IOASCR_G4_IO1_Msk

GROUP4_IO1 analog switch enable

◆ TSC_IOASCR_G4_IO1_Msk

#define TSC_IOASCR_G4_IO1_Msk   (0x1UL << TSC_IOASCR_G4_IO1_Pos)

0x00001000

◆ TSC_IOASCR_G4_IO1_Pos

#define TSC_IOASCR_G4_IO1_Pos   (12U)

◆ TSC_IOASCR_G4_IO2

#define TSC_IOASCR_G4_IO2   TSC_IOASCR_G4_IO2_Msk

GROUP4_IO2 analog switch enable

◆ TSC_IOASCR_G4_IO2_Msk

#define TSC_IOASCR_G4_IO2_Msk   (0x1UL << TSC_IOASCR_G4_IO2_Pos)

0x00002000

◆ TSC_IOASCR_G4_IO2_Pos

#define TSC_IOASCR_G4_IO2_Pos   (13U)

◆ TSC_IOASCR_G4_IO3

#define TSC_IOASCR_G4_IO3   TSC_IOASCR_G4_IO3_Msk

GROUP4_IO3 analog switch enable

◆ TSC_IOASCR_G4_IO3_Msk

#define TSC_IOASCR_G4_IO3_Msk   (0x1UL << TSC_IOASCR_G4_IO3_Pos)

0x00004000

◆ TSC_IOASCR_G4_IO3_Pos

#define TSC_IOASCR_G4_IO3_Pos   (14U)

◆ TSC_IOASCR_G4_IO4

#define TSC_IOASCR_G4_IO4   TSC_IOASCR_G4_IO4_Msk

GROUP4_IO4 analog switch enable

◆ TSC_IOASCR_G4_IO4_Msk

#define TSC_IOASCR_G4_IO4_Msk   (0x1UL << TSC_IOASCR_G4_IO4_Pos)

0x00008000

◆ TSC_IOASCR_G4_IO4_Pos

#define TSC_IOASCR_G4_IO4_Pos   (15U)

◆ TSC_IOASCR_G5_IO1

#define TSC_IOASCR_G5_IO1   TSC_IOASCR_G5_IO1_Msk

GROUP5_IO1 analog switch enable

◆ TSC_IOASCR_G5_IO1_Msk

#define TSC_IOASCR_G5_IO1_Msk   (0x1UL << TSC_IOASCR_G5_IO1_Pos)

0x00010000

◆ TSC_IOASCR_G5_IO1_Pos

#define TSC_IOASCR_G5_IO1_Pos   (16U)

◆ TSC_IOASCR_G5_IO2

#define TSC_IOASCR_G5_IO2   TSC_IOASCR_G5_IO2_Msk

GROUP5_IO2 analog switch enable

◆ TSC_IOASCR_G5_IO2_Msk

#define TSC_IOASCR_G5_IO2_Msk   (0x1UL << TSC_IOASCR_G5_IO2_Pos)

0x00020000

◆ TSC_IOASCR_G5_IO2_Pos

#define TSC_IOASCR_G5_IO2_Pos   (17U)

◆ TSC_IOASCR_G5_IO3

#define TSC_IOASCR_G5_IO3   TSC_IOASCR_G5_IO3_Msk

GROUP5_IO3 analog switch enable

◆ TSC_IOASCR_G5_IO3_Msk

#define TSC_IOASCR_G5_IO3_Msk   (0x1UL << TSC_IOASCR_G5_IO3_Pos)

0x00040000

◆ TSC_IOASCR_G5_IO3_Pos

#define TSC_IOASCR_G5_IO3_Pos   (18U)

◆ TSC_IOASCR_G5_IO4

#define TSC_IOASCR_G5_IO4   TSC_IOASCR_G5_IO4_Msk

GROUP5_IO4 analog switch enable

◆ TSC_IOASCR_G5_IO4_Msk

#define TSC_IOASCR_G5_IO4_Msk   (0x1UL << TSC_IOASCR_G5_IO4_Pos)

0x00080000

◆ TSC_IOASCR_G5_IO4_Pos

#define TSC_IOASCR_G5_IO4_Pos   (19U)

◆ TSC_IOASCR_G6_IO1

#define TSC_IOASCR_G6_IO1   TSC_IOASCR_G6_IO1_Msk

GROUP6_IO1 analog switch enable

◆ TSC_IOASCR_G6_IO1_Msk

#define TSC_IOASCR_G6_IO1_Msk   (0x1UL << TSC_IOASCR_G6_IO1_Pos)

0x00100000

◆ TSC_IOASCR_G6_IO1_Pos

#define TSC_IOASCR_G6_IO1_Pos   (20U)

◆ TSC_IOASCR_G6_IO2

#define TSC_IOASCR_G6_IO2   TSC_IOASCR_G6_IO2_Msk

GROUP6_IO2 analog switch enable

◆ TSC_IOASCR_G6_IO2_Msk

#define TSC_IOASCR_G6_IO2_Msk   (0x1UL << TSC_IOASCR_G6_IO2_Pos)

0x00200000

◆ TSC_IOASCR_G6_IO2_Pos

#define TSC_IOASCR_G6_IO2_Pos   (21U)

◆ TSC_IOASCR_G6_IO3

#define TSC_IOASCR_G6_IO3   TSC_IOASCR_G6_IO3_Msk

GROUP6_IO3 analog switch enable

◆ TSC_IOASCR_G6_IO3_Msk

#define TSC_IOASCR_G6_IO3_Msk   (0x1UL << TSC_IOASCR_G6_IO3_Pos)

0x00400000

◆ TSC_IOASCR_G6_IO3_Pos

#define TSC_IOASCR_G6_IO3_Pos   (22U)

◆ TSC_IOASCR_G6_IO4

#define TSC_IOASCR_G6_IO4   TSC_IOASCR_G6_IO4_Msk

GROUP6_IO4 analog switch enable

◆ TSC_IOASCR_G6_IO4_Msk

#define TSC_IOASCR_G6_IO4_Msk   (0x1UL << TSC_IOASCR_G6_IO4_Pos)

0x00800000

◆ TSC_IOASCR_G6_IO4_Pos

#define TSC_IOASCR_G6_IO4_Pos   (23U)

◆ TSC_IOASCR_G7_IO1

#define TSC_IOASCR_G7_IO1   TSC_IOASCR_G7_IO1_Msk

GROUP7_IO1 analog switch enable

◆ TSC_IOASCR_G7_IO1_Msk

#define TSC_IOASCR_G7_IO1_Msk   (0x1UL << TSC_IOASCR_G7_IO1_Pos)

0x01000000

◆ TSC_IOASCR_G7_IO1_Pos

#define TSC_IOASCR_G7_IO1_Pos   (24U)

◆ TSC_IOASCR_G7_IO2

#define TSC_IOASCR_G7_IO2   TSC_IOASCR_G7_IO2_Msk

GROUP7_IO2 analog switch enable

◆ TSC_IOASCR_G7_IO2_Msk

#define TSC_IOASCR_G7_IO2_Msk   (0x1UL << TSC_IOASCR_G7_IO2_Pos)

0x02000000

◆ TSC_IOASCR_G7_IO2_Pos

#define TSC_IOASCR_G7_IO2_Pos   (25U)

◆ TSC_IOASCR_G7_IO3

#define TSC_IOASCR_G7_IO3   TSC_IOASCR_G7_IO3_Msk

GROUP7_IO3 analog switch enable

◆ TSC_IOASCR_G7_IO3_Msk

#define TSC_IOASCR_G7_IO3_Msk   (0x1UL << TSC_IOASCR_G7_IO3_Pos)

0x04000000

◆ TSC_IOASCR_G7_IO3_Pos

#define TSC_IOASCR_G7_IO3_Pos   (26U)

◆ TSC_IOASCR_G7_IO4

#define TSC_IOASCR_G7_IO4   TSC_IOASCR_G7_IO4_Msk

GROUP7_IO4 analog switch enable

◆ TSC_IOASCR_G7_IO4_Msk

#define TSC_IOASCR_G7_IO4_Msk   (0x1UL << TSC_IOASCR_G7_IO4_Pos)

0x08000000

◆ TSC_IOASCR_G7_IO4_Pos

#define TSC_IOASCR_G7_IO4_Pos   (27U)

◆ TSC_IOASCR_G8_IO1

#define TSC_IOASCR_G8_IO1   TSC_IOASCR_G8_IO1_Msk

GROUP8_IO1 analog switch enable

◆ TSC_IOASCR_G8_IO1_Msk

#define TSC_IOASCR_G8_IO1_Msk   (0x1UL << TSC_IOASCR_G8_IO1_Pos)

0x10000000

◆ TSC_IOASCR_G8_IO1_Pos

#define TSC_IOASCR_G8_IO1_Pos   (28U)

◆ TSC_IOASCR_G8_IO2

#define TSC_IOASCR_G8_IO2   TSC_IOASCR_G8_IO2_Msk

GROUP8_IO2 analog switch enable

◆ TSC_IOASCR_G8_IO2_Msk

#define TSC_IOASCR_G8_IO2_Msk   (0x1UL << TSC_IOASCR_G8_IO2_Pos)

0x20000000

◆ TSC_IOASCR_G8_IO2_Pos

#define TSC_IOASCR_G8_IO2_Pos   (29U)

◆ TSC_IOASCR_G8_IO3

#define TSC_IOASCR_G8_IO3   TSC_IOASCR_G8_IO3_Msk

GROUP8_IO3 analog switch enable

◆ TSC_IOASCR_G8_IO3_Msk

#define TSC_IOASCR_G8_IO3_Msk   (0x1UL << TSC_IOASCR_G8_IO3_Pos)

0x40000000

◆ TSC_IOASCR_G8_IO3_Pos

#define TSC_IOASCR_G8_IO3_Pos   (30U)

◆ TSC_IOASCR_G8_IO4

#define TSC_IOASCR_G8_IO4   TSC_IOASCR_G8_IO4_Msk

GROUP8_IO4 analog switch enable

◆ TSC_IOASCR_G8_IO4_Msk

#define TSC_IOASCR_G8_IO4_Msk   (0x1UL << TSC_IOASCR_G8_IO4_Pos)

0x80000000

◆ TSC_IOASCR_G8_IO4_Pos

#define TSC_IOASCR_G8_IO4_Pos   (31U)

◆ TSC_IOCCR_G1_IO1

#define TSC_IOCCR_G1_IO1   TSC_IOCCR_G1_IO1_Msk

GROUP1_IO1 channel mode

◆ TSC_IOCCR_G1_IO1_Msk

#define TSC_IOCCR_G1_IO1_Msk   (0x1UL << TSC_IOCCR_G1_IO1_Pos)

0x00000001

◆ TSC_IOCCR_G1_IO1_Pos

#define TSC_IOCCR_G1_IO1_Pos   (0U)

◆ TSC_IOCCR_G1_IO2

#define TSC_IOCCR_G1_IO2   TSC_IOCCR_G1_IO2_Msk

GROUP1_IO2 channel mode

◆ TSC_IOCCR_G1_IO2_Msk

#define TSC_IOCCR_G1_IO2_Msk   (0x1UL << TSC_IOCCR_G1_IO2_Pos)

0x00000002

◆ TSC_IOCCR_G1_IO2_Pos

#define TSC_IOCCR_G1_IO2_Pos   (1U)

◆ TSC_IOCCR_G1_IO3

#define TSC_IOCCR_G1_IO3   TSC_IOCCR_G1_IO3_Msk

GROUP1_IO3 channel mode

◆ TSC_IOCCR_G1_IO3_Msk

#define TSC_IOCCR_G1_IO3_Msk   (0x1UL << TSC_IOCCR_G1_IO3_Pos)

0x00000004

◆ TSC_IOCCR_G1_IO3_Pos

#define TSC_IOCCR_G1_IO3_Pos   (2U)

◆ TSC_IOCCR_G1_IO4

#define TSC_IOCCR_G1_IO4   TSC_IOCCR_G1_IO4_Msk

GROUP1_IO4 channel mode

◆ TSC_IOCCR_G1_IO4_Msk

#define TSC_IOCCR_G1_IO4_Msk   (0x1UL << TSC_IOCCR_G1_IO4_Pos)

0x00000008

◆ TSC_IOCCR_G1_IO4_Pos

#define TSC_IOCCR_G1_IO4_Pos   (3U)

◆ TSC_IOCCR_G2_IO1

#define TSC_IOCCR_G2_IO1   TSC_IOCCR_G2_IO1_Msk

GROUP2_IO1 channel mode

◆ TSC_IOCCR_G2_IO1_Msk

#define TSC_IOCCR_G2_IO1_Msk   (0x1UL << TSC_IOCCR_G2_IO1_Pos)

0x00000010

◆ TSC_IOCCR_G2_IO1_Pos

#define TSC_IOCCR_G2_IO1_Pos   (4U)

◆ TSC_IOCCR_G2_IO2

#define TSC_IOCCR_G2_IO2   TSC_IOCCR_G2_IO2_Msk

GROUP2_IO2 channel mode

◆ TSC_IOCCR_G2_IO2_Msk

#define TSC_IOCCR_G2_IO2_Msk   (0x1UL << TSC_IOCCR_G2_IO2_Pos)

0x00000020

◆ TSC_IOCCR_G2_IO2_Pos

#define TSC_IOCCR_G2_IO2_Pos   (5U)

◆ TSC_IOCCR_G2_IO3

#define TSC_IOCCR_G2_IO3   TSC_IOCCR_G2_IO3_Msk

GROUP2_IO3 channel mode

◆ TSC_IOCCR_G2_IO3_Msk

#define TSC_IOCCR_G2_IO3_Msk   (0x1UL << TSC_IOCCR_G2_IO3_Pos)

0x00000040

◆ TSC_IOCCR_G2_IO3_Pos

#define TSC_IOCCR_G2_IO3_Pos   (6U)

◆ TSC_IOCCR_G2_IO4

#define TSC_IOCCR_G2_IO4   TSC_IOCCR_G2_IO4_Msk

GROUP2_IO4 channel mode

◆ TSC_IOCCR_G2_IO4_Msk

#define TSC_IOCCR_G2_IO4_Msk   (0x1UL << TSC_IOCCR_G2_IO4_Pos)

0x00000080

◆ TSC_IOCCR_G2_IO4_Pos

#define TSC_IOCCR_G2_IO4_Pos   (7U)

◆ TSC_IOCCR_G3_IO1

#define TSC_IOCCR_G3_IO1   TSC_IOCCR_G3_IO1_Msk

GROUP3_IO1 channel mode

◆ TSC_IOCCR_G3_IO1_Msk

#define TSC_IOCCR_G3_IO1_Msk   (0x1UL << TSC_IOCCR_G3_IO1_Pos)

0x00000100

◆ TSC_IOCCR_G3_IO1_Pos

#define TSC_IOCCR_G3_IO1_Pos   (8U)

◆ TSC_IOCCR_G3_IO2

#define TSC_IOCCR_G3_IO2   TSC_IOCCR_G3_IO2_Msk

GROUP3_IO2 channel mode

◆ TSC_IOCCR_G3_IO2_Msk

#define TSC_IOCCR_G3_IO2_Msk   (0x1UL << TSC_IOCCR_G3_IO2_Pos)

0x00000200

◆ TSC_IOCCR_G3_IO2_Pos

#define TSC_IOCCR_G3_IO2_Pos   (9U)

◆ TSC_IOCCR_G3_IO3

#define TSC_IOCCR_G3_IO3   TSC_IOCCR_G3_IO3_Msk

GROUP3_IO3 channel mode

◆ TSC_IOCCR_G3_IO3_Msk

#define TSC_IOCCR_G3_IO3_Msk   (0x1UL << TSC_IOCCR_G3_IO3_Pos)

0x00000400

◆ TSC_IOCCR_G3_IO3_Pos

#define TSC_IOCCR_G3_IO3_Pos   (10U)

◆ TSC_IOCCR_G3_IO4

#define TSC_IOCCR_G3_IO4   TSC_IOCCR_G3_IO4_Msk

GROUP3_IO4 channel mode

◆ TSC_IOCCR_G3_IO4_Msk

#define TSC_IOCCR_G3_IO4_Msk   (0x1UL << TSC_IOCCR_G3_IO4_Pos)

0x00000800

◆ TSC_IOCCR_G3_IO4_Pos

#define TSC_IOCCR_G3_IO4_Pos   (11U)

◆ TSC_IOCCR_G4_IO1

#define TSC_IOCCR_G4_IO1   TSC_IOCCR_G4_IO1_Msk

GROUP4_IO1 channel mode

◆ TSC_IOCCR_G4_IO1_Msk

#define TSC_IOCCR_G4_IO1_Msk   (0x1UL << TSC_IOCCR_G4_IO1_Pos)

0x00001000

◆ TSC_IOCCR_G4_IO1_Pos

#define TSC_IOCCR_G4_IO1_Pos   (12U)

◆ TSC_IOCCR_G4_IO2

#define TSC_IOCCR_G4_IO2   TSC_IOCCR_G4_IO2_Msk

GROUP4_IO2 channel mode

◆ TSC_IOCCR_G4_IO2_Msk

#define TSC_IOCCR_G4_IO2_Msk   (0x1UL << TSC_IOCCR_G4_IO2_Pos)

0x00002000

◆ TSC_IOCCR_G4_IO2_Pos

#define TSC_IOCCR_G4_IO2_Pos   (13U)

◆ TSC_IOCCR_G4_IO3

#define TSC_IOCCR_G4_IO3   TSC_IOCCR_G4_IO3_Msk

GROUP4_IO3 channel mode

◆ TSC_IOCCR_G4_IO3_Msk

#define TSC_IOCCR_G4_IO3_Msk   (0x1UL << TSC_IOCCR_G4_IO3_Pos)

0x00004000

◆ TSC_IOCCR_G4_IO3_Pos

#define TSC_IOCCR_G4_IO3_Pos   (14U)

◆ TSC_IOCCR_G4_IO4

#define TSC_IOCCR_G4_IO4   TSC_IOCCR_G4_IO4_Msk

GROUP4_IO4 channel mode

◆ TSC_IOCCR_G4_IO4_Msk

#define TSC_IOCCR_G4_IO4_Msk   (0x1UL << TSC_IOCCR_G4_IO4_Pos)

0x00008000

◆ TSC_IOCCR_G4_IO4_Pos

#define TSC_IOCCR_G4_IO4_Pos   (15U)

◆ TSC_IOCCR_G5_IO1

#define TSC_IOCCR_G5_IO1   TSC_IOCCR_G5_IO1_Msk

GROUP5_IO1 channel mode

◆ TSC_IOCCR_G5_IO1_Msk

#define TSC_IOCCR_G5_IO1_Msk   (0x1UL << TSC_IOCCR_G5_IO1_Pos)

0x00010000

◆ TSC_IOCCR_G5_IO1_Pos

#define TSC_IOCCR_G5_IO1_Pos   (16U)

◆ TSC_IOCCR_G5_IO2

#define TSC_IOCCR_G5_IO2   TSC_IOCCR_G5_IO2_Msk

GROUP5_IO2 channel mode

◆ TSC_IOCCR_G5_IO2_Msk

#define TSC_IOCCR_G5_IO2_Msk   (0x1UL << TSC_IOCCR_G5_IO2_Pos)

0x00020000

◆ TSC_IOCCR_G5_IO2_Pos

#define TSC_IOCCR_G5_IO2_Pos   (17U)

◆ TSC_IOCCR_G5_IO3

#define TSC_IOCCR_G5_IO3   TSC_IOCCR_G5_IO3_Msk

GROUP5_IO3 channel mode

◆ TSC_IOCCR_G5_IO3_Msk

#define TSC_IOCCR_G5_IO3_Msk   (0x1UL << TSC_IOCCR_G5_IO3_Pos)

0x00040000

◆ TSC_IOCCR_G5_IO3_Pos

#define TSC_IOCCR_G5_IO3_Pos   (18U)

◆ TSC_IOCCR_G5_IO4

#define TSC_IOCCR_G5_IO4   TSC_IOCCR_G5_IO4_Msk

GROUP5_IO4 channel mode

◆ TSC_IOCCR_G5_IO4_Msk

#define TSC_IOCCR_G5_IO4_Msk   (0x1UL << TSC_IOCCR_G5_IO4_Pos)

0x00080000

◆ TSC_IOCCR_G5_IO4_Pos

#define TSC_IOCCR_G5_IO4_Pos   (19U)

◆ TSC_IOCCR_G6_IO1

#define TSC_IOCCR_G6_IO1   TSC_IOCCR_G6_IO1_Msk

GROUP6_IO1 channel mode

◆ TSC_IOCCR_G6_IO1_Msk

#define TSC_IOCCR_G6_IO1_Msk   (0x1UL << TSC_IOCCR_G6_IO1_Pos)

0x00100000

◆ TSC_IOCCR_G6_IO1_Pos

#define TSC_IOCCR_G6_IO1_Pos   (20U)

◆ TSC_IOCCR_G6_IO2

#define TSC_IOCCR_G6_IO2   TSC_IOCCR_G6_IO2_Msk

GROUP6_IO2 channel mode

◆ TSC_IOCCR_G6_IO2_Msk

#define TSC_IOCCR_G6_IO2_Msk   (0x1UL << TSC_IOCCR_G6_IO2_Pos)

0x00200000

◆ TSC_IOCCR_G6_IO2_Pos

#define TSC_IOCCR_G6_IO2_Pos   (21U)

◆ TSC_IOCCR_G6_IO3

#define TSC_IOCCR_G6_IO3   TSC_IOCCR_G6_IO3_Msk

GROUP6_IO3 channel mode

◆ TSC_IOCCR_G6_IO3_Msk

#define TSC_IOCCR_G6_IO3_Msk   (0x1UL << TSC_IOCCR_G6_IO3_Pos)

0x00400000

◆ TSC_IOCCR_G6_IO3_Pos

#define TSC_IOCCR_G6_IO3_Pos   (22U)

◆ TSC_IOCCR_G6_IO4

#define TSC_IOCCR_G6_IO4   TSC_IOCCR_G6_IO4_Msk

GROUP6_IO4 channel mode

◆ TSC_IOCCR_G6_IO4_Msk

#define TSC_IOCCR_G6_IO4_Msk   (0x1UL << TSC_IOCCR_G6_IO4_Pos)

0x00800000

◆ TSC_IOCCR_G6_IO4_Pos

#define TSC_IOCCR_G6_IO4_Pos   (23U)

◆ TSC_IOCCR_G7_IO1

#define TSC_IOCCR_G7_IO1   TSC_IOCCR_G7_IO1_Msk

GROUP7_IO1 channel mode

◆ TSC_IOCCR_G7_IO1_Msk

#define TSC_IOCCR_G7_IO1_Msk   (0x1UL << TSC_IOCCR_G7_IO1_Pos)

0x01000000

◆ TSC_IOCCR_G7_IO1_Pos

#define TSC_IOCCR_G7_IO1_Pos   (24U)

◆ TSC_IOCCR_G7_IO2

#define TSC_IOCCR_G7_IO2   TSC_IOCCR_G7_IO2_Msk

GROUP7_IO2 channel mode

◆ TSC_IOCCR_G7_IO2_Msk

#define TSC_IOCCR_G7_IO2_Msk   (0x1UL << TSC_IOCCR_G7_IO2_Pos)

0x02000000

◆ TSC_IOCCR_G7_IO2_Pos

#define TSC_IOCCR_G7_IO2_Pos   (25U)

◆ TSC_IOCCR_G7_IO3

#define TSC_IOCCR_G7_IO3   TSC_IOCCR_G7_IO3_Msk

GROUP7_IO3 channel mode

◆ TSC_IOCCR_G7_IO3_Msk

#define TSC_IOCCR_G7_IO3_Msk   (0x1UL << TSC_IOCCR_G7_IO3_Pos)

0x04000000

◆ TSC_IOCCR_G7_IO3_Pos

#define TSC_IOCCR_G7_IO3_Pos   (26U)

◆ TSC_IOCCR_G7_IO4

#define TSC_IOCCR_G7_IO4   TSC_IOCCR_G7_IO4_Msk

GROUP7_IO4 channel mode

◆ TSC_IOCCR_G7_IO4_Msk

#define TSC_IOCCR_G7_IO4_Msk   (0x1UL << TSC_IOCCR_G7_IO4_Pos)

0x08000000

◆ TSC_IOCCR_G7_IO4_Pos

#define TSC_IOCCR_G7_IO4_Pos   (27U)

◆ TSC_IOCCR_G8_IO1

#define TSC_IOCCR_G8_IO1   TSC_IOCCR_G8_IO1_Msk

GROUP8_IO1 channel mode

◆ TSC_IOCCR_G8_IO1_Msk

#define TSC_IOCCR_G8_IO1_Msk   (0x1UL << TSC_IOCCR_G8_IO1_Pos)

0x10000000

◆ TSC_IOCCR_G8_IO1_Pos

#define TSC_IOCCR_G8_IO1_Pos   (28U)

◆ TSC_IOCCR_G8_IO2

#define TSC_IOCCR_G8_IO2   TSC_IOCCR_G8_IO2_Msk

GROUP8_IO2 channel mode

◆ TSC_IOCCR_G8_IO2_Msk

#define TSC_IOCCR_G8_IO2_Msk   (0x1UL << TSC_IOCCR_G8_IO2_Pos)

0x20000000

◆ TSC_IOCCR_G8_IO2_Pos

#define TSC_IOCCR_G8_IO2_Pos   (29U)

◆ TSC_IOCCR_G8_IO3

#define TSC_IOCCR_G8_IO3   TSC_IOCCR_G8_IO3_Msk

GROUP8_IO3 channel mode

◆ TSC_IOCCR_G8_IO3_Msk

#define TSC_IOCCR_G8_IO3_Msk   (0x1UL << TSC_IOCCR_G8_IO3_Pos)

0x40000000

◆ TSC_IOCCR_G8_IO3_Pos

#define TSC_IOCCR_G8_IO3_Pos   (30U)

◆ TSC_IOCCR_G8_IO4

#define TSC_IOCCR_G8_IO4   TSC_IOCCR_G8_IO4_Msk

GROUP8_IO4 channel mode

◆ TSC_IOCCR_G8_IO4_Msk

#define TSC_IOCCR_G8_IO4_Msk   (0x1UL << TSC_IOCCR_G8_IO4_Pos)

0x80000000

◆ TSC_IOCCR_G8_IO4_Pos

#define TSC_IOCCR_G8_IO4_Pos   (31U)

◆ TSC_IOGCSR_G1E

#define TSC_IOGCSR_G1E   TSC_IOGCSR_G1E_Msk

Analog IO GROUP1 enable

◆ TSC_IOGCSR_G1E_Msk

#define TSC_IOGCSR_G1E_Msk   (0x1UL << TSC_IOGCSR_G1E_Pos)

0x00000001

◆ TSC_IOGCSR_G1E_Pos

#define TSC_IOGCSR_G1E_Pos   (0U)

◆ TSC_IOGCSR_G1S

#define TSC_IOGCSR_G1S   TSC_IOGCSR_G1S_Msk

Analog IO GROUP1 status

◆ TSC_IOGCSR_G1S_Msk

#define TSC_IOGCSR_G1S_Msk   (0x1UL << TSC_IOGCSR_G1S_Pos)

0x00010000

◆ TSC_IOGCSR_G1S_Pos

#define TSC_IOGCSR_G1S_Pos   (16U)

◆ TSC_IOGCSR_G2E

#define TSC_IOGCSR_G2E   TSC_IOGCSR_G2E_Msk

Analog IO GROUP2 enable

◆ TSC_IOGCSR_G2E_Msk

#define TSC_IOGCSR_G2E_Msk   (0x1UL << TSC_IOGCSR_G2E_Pos)

0x00000002

◆ TSC_IOGCSR_G2E_Pos

#define TSC_IOGCSR_G2E_Pos   (1U)

◆ TSC_IOGCSR_G2S

#define TSC_IOGCSR_G2S   TSC_IOGCSR_G2S_Msk

Analog IO GROUP2 status

◆ TSC_IOGCSR_G2S_Msk

#define TSC_IOGCSR_G2S_Msk   (0x1UL << TSC_IOGCSR_G2S_Pos)

0x00020000

◆ TSC_IOGCSR_G2S_Pos

#define TSC_IOGCSR_G2S_Pos   (17U)

◆ TSC_IOGCSR_G3E

#define TSC_IOGCSR_G3E   TSC_IOGCSR_G3E_Msk

Analog IO GROUP3 enable

◆ TSC_IOGCSR_G3E_Msk

#define TSC_IOGCSR_G3E_Msk   (0x1UL << TSC_IOGCSR_G3E_Pos)

0x00000004

◆ TSC_IOGCSR_G3E_Pos

#define TSC_IOGCSR_G3E_Pos   (2U)

◆ TSC_IOGCSR_G3S

#define TSC_IOGCSR_G3S   TSC_IOGCSR_G3S_Msk

Analog IO GROUP3 status

◆ TSC_IOGCSR_G3S_Msk

#define TSC_IOGCSR_G3S_Msk   (0x1UL << TSC_IOGCSR_G3S_Pos)

0x00040000

◆ TSC_IOGCSR_G3S_Pos

#define TSC_IOGCSR_G3S_Pos   (18U)

◆ TSC_IOGCSR_G4E

#define TSC_IOGCSR_G4E   TSC_IOGCSR_G4E_Msk

Analog IO GROUP4 enable

◆ TSC_IOGCSR_G4E_Msk

#define TSC_IOGCSR_G4E_Msk   (0x1UL << TSC_IOGCSR_G4E_Pos)

0x00000008

◆ TSC_IOGCSR_G4E_Pos

#define TSC_IOGCSR_G4E_Pos   (3U)

◆ TSC_IOGCSR_G4S

#define TSC_IOGCSR_G4S   TSC_IOGCSR_G4S_Msk

Analog IO GROUP4 status

◆ TSC_IOGCSR_G4S_Msk

#define TSC_IOGCSR_G4S_Msk   (0x1UL << TSC_IOGCSR_G4S_Pos)

0x00080000

◆ TSC_IOGCSR_G4S_Pos

#define TSC_IOGCSR_G4S_Pos   (19U)

◆ TSC_IOGCSR_G5E

#define TSC_IOGCSR_G5E   TSC_IOGCSR_G5E_Msk

Analog IO GROUP5 enable

◆ TSC_IOGCSR_G5E_Msk

#define TSC_IOGCSR_G5E_Msk   (0x1UL << TSC_IOGCSR_G5E_Pos)

0x00000010

◆ TSC_IOGCSR_G5E_Pos

#define TSC_IOGCSR_G5E_Pos   (4U)

◆ TSC_IOGCSR_G5S

#define TSC_IOGCSR_G5S   TSC_IOGCSR_G5S_Msk

Analog IO GROUP5 status

◆ TSC_IOGCSR_G5S_Msk

#define TSC_IOGCSR_G5S_Msk   (0x1UL << TSC_IOGCSR_G5S_Pos)

0x00100000

◆ TSC_IOGCSR_G5S_Pos

#define TSC_IOGCSR_G5S_Pos   (20U)

◆ TSC_IOGCSR_G6E

#define TSC_IOGCSR_G6E   TSC_IOGCSR_G6E_Msk

Analog IO GROUP6 enable

◆ TSC_IOGCSR_G6E_Msk

#define TSC_IOGCSR_G6E_Msk   (0x1UL << TSC_IOGCSR_G6E_Pos)

0x00000020

◆ TSC_IOGCSR_G6E_Pos

#define TSC_IOGCSR_G6E_Pos   (5U)

◆ TSC_IOGCSR_G6S

#define TSC_IOGCSR_G6S   TSC_IOGCSR_G6S_Msk

Analog IO GROUP6 status

◆ TSC_IOGCSR_G6S_Msk

#define TSC_IOGCSR_G6S_Msk   (0x1UL << TSC_IOGCSR_G6S_Pos)

0x00200000

◆ TSC_IOGCSR_G6S_Pos

#define TSC_IOGCSR_G6S_Pos   (21U)

◆ TSC_IOGCSR_G7E

#define TSC_IOGCSR_G7E   TSC_IOGCSR_G7E_Msk

Analog IO GROUP7 enable

◆ TSC_IOGCSR_G7E_Msk

#define TSC_IOGCSR_G7E_Msk   (0x1UL << TSC_IOGCSR_G7E_Pos)

0x00000040

◆ TSC_IOGCSR_G7E_Pos

#define TSC_IOGCSR_G7E_Pos   (6U)

◆ TSC_IOGCSR_G7S

#define TSC_IOGCSR_G7S   TSC_IOGCSR_G7S_Msk

Analog IO GROUP7 status

◆ TSC_IOGCSR_G7S_Msk

#define TSC_IOGCSR_G7S_Msk   (0x1UL << TSC_IOGCSR_G7S_Pos)

0x00400000

◆ TSC_IOGCSR_G7S_Pos

#define TSC_IOGCSR_G7S_Pos   (22U)

◆ TSC_IOGCSR_G8E

#define TSC_IOGCSR_G8E   TSC_IOGCSR_G8E_Msk

Analog IO GROUP8 enable

◆ TSC_IOGCSR_G8E_Msk

#define TSC_IOGCSR_G8E_Msk   (0x1UL << TSC_IOGCSR_G8E_Pos)

0x00000080

◆ TSC_IOGCSR_G8E_Pos

#define TSC_IOGCSR_G8E_Pos   (7U)

◆ TSC_IOGCSR_G8S

#define TSC_IOGCSR_G8S   TSC_IOGCSR_G8S_Msk

Analog IO GROUP8 status

◆ TSC_IOGCSR_G8S_Msk

#define TSC_IOGCSR_G8S_Msk   (0x1UL << TSC_IOGCSR_G8S_Pos)

0x00800000

◆ TSC_IOGCSR_G8S_Pos

#define TSC_IOGCSR_G8S_Pos   (23U)

◆ TSC_IOGXCR_CNT

#define TSC_IOGXCR_CNT   TSC_IOGXCR_CNT_Msk

CNT[13:0] bits (Counter value)

◆ TSC_IOGXCR_CNT_Msk

#define TSC_IOGXCR_CNT_Msk   (0x3FFFUL << TSC_IOGXCR_CNT_Pos)

0x00003FFF

◆ TSC_IOGXCR_CNT_Pos

#define TSC_IOGXCR_CNT_Pos   (0U)

◆ TSC_IOHCR_G1_IO1

#define TSC_IOHCR_G1_IO1   TSC_IOHCR_G1_IO1_Msk

GROUP1_IO1 schmitt trigger hysteresis mode

◆ TSC_IOHCR_G1_IO1_Msk

#define TSC_IOHCR_G1_IO1_Msk   (0x1UL << TSC_IOHCR_G1_IO1_Pos)

0x00000001

◆ TSC_IOHCR_G1_IO1_Pos

#define TSC_IOHCR_G1_IO1_Pos   (0U)

◆ TSC_IOHCR_G1_IO2

#define TSC_IOHCR_G1_IO2   TSC_IOHCR_G1_IO2_Msk

GROUP1_IO2 schmitt trigger hysteresis mode

◆ TSC_IOHCR_G1_IO2_Msk

#define TSC_IOHCR_G1_IO2_Msk   (0x1UL << TSC_IOHCR_G1_IO2_Pos)

0x00000002

◆ TSC_IOHCR_G1_IO2_Pos

#define TSC_IOHCR_G1_IO2_Pos   (1U)

◆ TSC_IOHCR_G1_IO3

#define TSC_IOHCR_G1_IO3   TSC_IOHCR_G1_IO3_Msk

GROUP1_IO3 schmitt trigger hysteresis mode

◆ TSC_IOHCR_G1_IO3_Msk

#define TSC_IOHCR_G1_IO3_Msk   (0x1UL << TSC_IOHCR_G1_IO3_Pos)

0x00000004

◆ TSC_IOHCR_G1_IO3_Pos

#define TSC_IOHCR_G1_IO3_Pos   (2U)

◆ TSC_IOHCR_G1_IO4

#define TSC_IOHCR_G1_IO4   TSC_IOHCR_G1_IO4_Msk

GROUP1_IO4 schmitt trigger hysteresis mode

◆ TSC_IOHCR_G1_IO4_Msk

#define TSC_IOHCR_G1_IO4_Msk   (0x1UL << TSC_IOHCR_G1_IO4_Pos)

0x00000008

◆ TSC_IOHCR_G1_IO4_Pos

#define TSC_IOHCR_G1_IO4_Pos   (3U)

◆ TSC_IOHCR_G2_IO1

#define TSC_IOHCR_G2_IO1   TSC_IOHCR_G2_IO1_Msk

GROUP2_IO1 schmitt trigger hysteresis mode

◆ TSC_IOHCR_G2_IO1_Msk

#define TSC_IOHCR_G2_IO1_Msk   (0x1UL << TSC_IOHCR_G2_IO1_Pos)

0x00000010

◆ TSC_IOHCR_G2_IO1_Pos

#define TSC_IOHCR_G2_IO1_Pos   (4U)

◆ TSC_IOHCR_G2_IO2

#define TSC_IOHCR_G2_IO2   TSC_IOHCR_G2_IO2_Msk

GROUP2_IO2 schmitt trigger hysteresis mode

◆ TSC_IOHCR_G2_IO2_Msk

#define TSC_IOHCR_G2_IO2_Msk   (0x1UL << TSC_IOHCR_G2_IO2_Pos)

0x00000020

◆ TSC_IOHCR_G2_IO2_Pos

#define TSC_IOHCR_G2_IO2_Pos   (5U)

◆ TSC_IOHCR_G2_IO3

#define TSC_IOHCR_G2_IO3   TSC_IOHCR_G2_IO3_Msk

GROUP2_IO3 schmitt trigger hysteresis mode

◆ TSC_IOHCR_G2_IO3_Msk

#define TSC_IOHCR_G2_IO3_Msk   (0x1UL << TSC_IOHCR_G2_IO3_Pos)

0x00000040

◆ TSC_IOHCR_G2_IO3_Pos

#define TSC_IOHCR_G2_IO3_Pos   (6U)

◆ TSC_IOHCR_G2_IO4

#define TSC_IOHCR_G2_IO4   TSC_IOHCR_G2_IO4_Msk

GROUP2_IO4 schmitt trigger hysteresis mode

◆ TSC_IOHCR_G2_IO4_Msk

#define TSC_IOHCR_G2_IO4_Msk   (0x1UL << TSC_IOHCR_G2_IO4_Pos)

0x00000080

◆ TSC_IOHCR_G2_IO4_Pos

#define TSC_IOHCR_G2_IO4_Pos   (7U)

◆ TSC_IOHCR_G3_IO1

#define TSC_IOHCR_G3_IO1   TSC_IOHCR_G3_IO1_Msk

GROUP3_IO1 schmitt trigger hysteresis mode

◆ TSC_IOHCR_G3_IO1_Msk

#define TSC_IOHCR_G3_IO1_Msk   (0x1UL << TSC_IOHCR_G3_IO1_Pos)

0x00000100

◆ TSC_IOHCR_G3_IO1_Pos

#define TSC_IOHCR_G3_IO1_Pos   (8U)

◆ TSC_IOHCR_G3_IO2

#define TSC_IOHCR_G3_IO2   TSC_IOHCR_G3_IO2_Msk

GROUP3_IO2 schmitt trigger hysteresis mode

◆ TSC_IOHCR_G3_IO2_Msk

#define TSC_IOHCR_G3_IO2_Msk   (0x1UL << TSC_IOHCR_G3_IO2_Pos)

0x00000200

◆ TSC_IOHCR_G3_IO2_Pos

#define TSC_IOHCR_G3_IO2_Pos   (9U)

◆ TSC_IOHCR_G3_IO3

#define TSC_IOHCR_G3_IO3   TSC_IOHCR_G3_IO3_Msk

GROUP3_IO3 schmitt trigger hysteresis mode

◆ TSC_IOHCR_G3_IO3_Msk

#define TSC_IOHCR_G3_IO3_Msk   (0x1UL << TSC_IOHCR_G3_IO3_Pos)

0x00000400

◆ TSC_IOHCR_G3_IO3_Pos

#define TSC_IOHCR_G3_IO3_Pos   (10U)

◆ TSC_IOHCR_G3_IO4

#define TSC_IOHCR_G3_IO4   TSC_IOHCR_G3_IO4_Msk

GROUP3_IO4 schmitt trigger hysteresis mode

◆ TSC_IOHCR_G3_IO4_Msk

#define TSC_IOHCR_G3_IO4_Msk   (0x1UL << TSC_IOHCR_G3_IO4_Pos)

0x00000800

◆ TSC_IOHCR_G3_IO4_Pos

#define TSC_IOHCR_G3_IO4_Pos   (11U)

◆ TSC_IOHCR_G4_IO1

#define TSC_IOHCR_G4_IO1   TSC_IOHCR_G4_IO1_Msk

GROUP4_IO1 schmitt trigger hysteresis mode

◆ TSC_IOHCR_G4_IO1_Msk

#define TSC_IOHCR_G4_IO1_Msk   (0x1UL << TSC_IOHCR_G4_IO1_Pos)

0x00001000

◆ TSC_IOHCR_G4_IO1_Pos

#define TSC_IOHCR_G4_IO1_Pos   (12U)

◆ TSC_IOHCR_G4_IO2

#define TSC_IOHCR_G4_IO2   TSC_IOHCR_G4_IO2_Msk

GROUP4_IO2 schmitt trigger hysteresis mode

◆ TSC_IOHCR_G4_IO2_Msk

#define TSC_IOHCR_G4_IO2_Msk   (0x1UL << TSC_IOHCR_G4_IO2_Pos)

0x00002000

◆ TSC_IOHCR_G4_IO2_Pos

#define TSC_IOHCR_G4_IO2_Pos   (13U)

◆ TSC_IOHCR_G4_IO3

#define TSC_IOHCR_G4_IO3   TSC_IOHCR_G4_IO3_Msk

GROUP4_IO3 schmitt trigger hysteresis mode

◆ TSC_IOHCR_G4_IO3_Msk

#define TSC_IOHCR_G4_IO3_Msk   (0x1UL << TSC_IOHCR_G4_IO3_Pos)

0x00004000

◆ TSC_IOHCR_G4_IO3_Pos

#define TSC_IOHCR_G4_IO3_Pos   (14U)

◆ TSC_IOHCR_G4_IO4

#define TSC_IOHCR_G4_IO4   TSC_IOHCR_G4_IO4_Msk

GROUP4_IO4 schmitt trigger hysteresis mode

◆ TSC_IOHCR_G4_IO4_Msk

#define TSC_IOHCR_G4_IO4_Msk   (0x1UL << TSC_IOHCR_G4_IO4_Pos)

0x00008000

◆ TSC_IOHCR_G4_IO4_Pos

#define TSC_IOHCR_G4_IO4_Pos   (15U)

◆ TSC_IOHCR_G5_IO1

#define TSC_IOHCR_G5_IO1   TSC_IOHCR_G5_IO1_Msk

GROUP5_IO1 schmitt trigger hysteresis mode

◆ TSC_IOHCR_G5_IO1_Msk

#define TSC_IOHCR_G5_IO1_Msk   (0x1UL << TSC_IOHCR_G5_IO1_Pos)

0x00010000

◆ TSC_IOHCR_G5_IO1_Pos

#define TSC_IOHCR_G5_IO1_Pos   (16U)

◆ TSC_IOHCR_G5_IO2

#define TSC_IOHCR_G5_IO2   TSC_IOHCR_G5_IO2_Msk

GROUP5_IO2 schmitt trigger hysteresis mode

◆ TSC_IOHCR_G5_IO2_Msk

#define TSC_IOHCR_G5_IO2_Msk   (0x1UL << TSC_IOHCR_G5_IO2_Pos)

0x00020000

◆ TSC_IOHCR_G5_IO2_Pos

#define TSC_IOHCR_G5_IO2_Pos   (17U)

◆ TSC_IOHCR_G5_IO3

#define TSC_IOHCR_G5_IO3   TSC_IOHCR_G5_IO3_Msk

GROUP5_IO3 schmitt trigger hysteresis mode

◆ TSC_IOHCR_G5_IO3_Msk

#define TSC_IOHCR_G5_IO3_Msk   (0x1UL << TSC_IOHCR_G5_IO3_Pos)

0x00040000

◆ TSC_IOHCR_G5_IO3_Pos

#define TSC_IOHCR_G5_IO3_Pos   (18U)

◆ TSC_IOHCR_G5_IO4

#define TSC_IOHCR_G5_IO4   TSC_IOHCR_G5_IO4_Msk

GROUP5_IO4 schmitt trigger hysteresis mode

◆ TSC_IOHCR_G5_IO4_Msk

#define TSC_IOHCR_G5_IO4_Msk   (0x1UL << TSC_IOHCR_G5_IO4_Pos)

0x00080000

◆ TSC_IOHCR_G5_IO4_Pos

#define TSC_IOHCR_G5_IO4_Pos   (19U)

◆ TSC_IOHCR_G6_IO1

#define TSC_IOHCR_G6_IO1   TSC_IOHCR_G6_IO1_Msk

GROUP6_IO1 schmitt trigger hysteresis mode

◆ TSC_IOHCR_G6_IO1_Msk

#define TSC_IOHCR_G6_IO1_Msk   (0x1UL << TSC_IOHCR_G6_IO1_Pos)

0x00100000

◆ TSC_IOHCR_G6_IO1_Pos

#define TSC_IOHCR_G6_IO1_Pos   (20U)

◆ TSC_IOHCR_G6_IO2

#define TSC_IOHCR_G6_IO2   TSC_IOHCR_G6_IO2_Msk

GROUP6_IO2 schmitt trigger hysteresis mode

◆ TSC_IOHCR_G6_IO2_Msk

#define TSC_IOHCR_G6_IO2_Msk   (0x1UL << TSC_IOHCR_G6_IO2_Pos)

0x00200000

◆ TSC_IOHCR_G6_IO2_Pos

#define TSC_IOHCR_G6_IO2_Pos   (21U)

◆ TSC_IOHCR_G6_IO3

#define TSC_IOHCR_G6_IO3   TSC_IOHCR_G6_IO3_Msk

GROUP6_IO3 schmitt trigger hysteresis mode

◆ TSC_IOHCR_G6_IO3_Msk

#define TSC_IOHCR_G6_IO3_Msk   (0x1UL << TSC_IOHCR_G6_IO3_Pos)

0x00400000

◆ TSC_IOHCR_G6_IO3_Pos

#define TSC_IOHCR_G6_IO3_Pos   (22U)

◆ TSC_IOHCR_G6_IO4

#define TSC_IOHCR_G6_IO4   TSC_IOHCR_G6_IO4_Msk

GROUP6_IO4 schmitt trigger hysteresis mode

◆ TSC_IOHCR_G6_IO4_Msk

#define TSC_IOHCR_G6_IO4_Msk   (0x1UL << TSC_IOHCR_G6_IO4_Pos)

0x00800000

◆ TSC_IOHCR_G6_IO4_Pos

#define TSC_IOHCR_G6_IO4_Pos   (23U)

◆ TSC_IOHCR_G7_IO1

#define TSC_IOHCR_G7_IO1   TSC_IOHCR_G7_IO1_Msk

GROUP7_IO1 schmitt trigger hysteresis mode

◆ TSC_IOHCR_G7_IO1_Msk

#define TSC_IOHCR_G7_IO1_Msk   (0x1UL << TSC_IOHCR_G7_IO1_Pos)

0x01000000

◆ TSC_IOHCR_G7_IO1_Pos

#define TSC_IOHCR_G7_IO1_Pos   (24U)

◆ TSC_IOHCR_G7_IO2

#define TSC_IOHCR_G7_IO2   TSC_IOHCR_G7_IO2_Msk

GROUP7_IO2 schmitt trigger hysteresis mode

◆ TSC_IOHCR_G7_IO2_Msk

#define TSC_IOHCR_G7_IO2_Msk   (0x1UL << TSC_IOHCR_G7_IO2_Pos)

0x02000000

◆ TSC_IOHCR_G7_IO2_Pos

#define TSC_IOHCR_G7_IO2_Pos   (25U)

◆ TSC_IOHCR_G7_IO3

#define TSC_IOHCR_G7_IO3   TSC_IOHCR_G7_IO3_Msk

GROUP7_IO3 schmitt trigger hysteresis mode

◆ TSC_IOHCR_G7_IO3_Msk

#define TSC_IOHCR_G7_IO3_Msk   (0x1UL << TSC_IOHCR_G7_IO3_Pos)

0x04000000

◆ TSC_IOHCR_G7_IO3_Pos

#define TSC_IOHCR_G7_IO3_Pos   (26U)

◆ TSC_IOHCR_G7_IO4

#define TSC_IOHCR_G7_IO4   TSC_IOHCR_G7_IO4_Msk

GROUP7_IO4 schmitt trigger hysteresis mode

◆ TSC_IOHCR_G7_IO4_Msk

#define TSC_IOHCR_G7_IO4_Msk   (0x1UL << TSC_IOHCR_G7_IO4_Pos)

0x08000000

◆ TSC_IOHCR_G7_IO4_Pos

#define TSC_IOHCR_G7_IO4_Pos   (27U)

◆ TSC_IOHCR_G8_IO1

#define TSC_IOHCR_G8_IO1   TSC_IOHCR_G8_IO1_Msk

GROUP8_IO1 schmitt trigger hysteresis mode

◆ TSC_IOHCR_G8_IO1_Msk

#define TSC_IOHCR_G8_IO1_Msk   (0x1UL << TSC_IOHCR_G8_IO1_Pos)

0x10000000

◆ TSC_IOHCR_G8_IO1_Pos

#define TSC_IOHCR_G8_IO1_Pos   (28U)

◆ TSC_IOHCR_G8_IO2

#define TSC_IOHCR_G8_IO2   TSC_IOHCR_G8_IO2_Msk

GROUP8_IO2 schmitt trigger hysteresis mode

◆ TSC_IOHCR_G8_IO2_Msk

#define TSC_IOHCR_G8_IO2_Msk   (0x1UL << TSC_IOHCR_G8_IO2_Pos)

0x20000000

◆ TSC_IOHCR_G8_IO2_Pos

#define TSC_IOHCR_G8_IO2_Pos   (29U)

◆ TSC_IOHCR_G8_IO3

#define TSC_IOHCR_G8_IO3   TSC_IOHCR_G8_IO3_Msk

GROUP8_IO3 schmitt trigger hysteresis mode

◆ TSC_IOHCR_G8_IO3_Msk

#define TSC_IOHCR_G8_IO3_Msk   (0x1UL << TSC_IOHCR_G8_IO3_Pos)

0x40000000

◆ TSC_IOHCR_G8_IO3_Pos

#define TSC_IOHCR_G8_IO3_Pos   (30U)

◆ TSC_IOHCR_G8_IO4

#define TSC_IOHCR_G8_IO4   TSC_IOHCR_G8_IO4_Msk

GROUP8_IO4 schmitt trigger hysteresis mode

◆ TSC_IOHCR_G8_IO4_Msk

#define TSC_IOHCR_G8_IO4_Msk   (0x1UL << TSC_IOHCR_G8_IO4_Pos)

0x80000000

◆ TSC_IOHCR_G8_IO4_Pos

#define TSC_IOHCR_G8_IO4_Pos   (31U)

◆ TSC_IOSCR_G1_IO1

#define TSC_IOSCR_G1_IO1   TSC_IOSCR_G1_IO1_Msk

GROUP1_IO1 sampling mode

◆ TSC_IOSCR_G1_IO1_Msk

#define TSC_IOSCR_G1_IO1_Msk   (0x1UL << TSC_IOSCR_G1_IO1_Pos)

0x00000001

◆ TSC_IOSCR_G1_IO1_Pos

#define TSC_IOSCR_G1_IO1_Pos   (0U)

◆ TSC_IOSCR_G1_IO2

#define TSC_IOSCR_G1_IO2   TSC_IOSCR_G1_IO2_Msk

GROUP1_IO2 sampling mode

◆ TSC_IOSCR_G1_IO2_Msk

#define TSC_IOSCR_G1_IO2_Msk   (0x1UL << TSC_IOSCR_G1_IO2_Pos)

0x00000002

◆ TSC_IOSCR_G1_IO2_Pos

#define TSC_IOSCR_G1_IO2_Pos   (1U)

◆ TSC_IOSCR_G1_IO3

#define TSC_IOSCR_G1_IO3   TSC_IOSCR_G1_IO3_Msk

GROUP1_IO3 sampling mode

◆ TSC_IOSCR_G1_IO3_Msk

#define TSC_IOSCR_G1_IO3_Msk   (0x1UL << TSC_IOSCR_G1_IO3_Pos)

0x00000004

◆ TSC_IOSCR_G1_IO3_Pos

#define TSC_IOSCR_G1_IO3_Pos   (2U)

◆ TSC_IOSCR_G1_IO4

#define TSC_IOSCR_G1_IO4   TSC_IOSCR_G1_IO4_Msk

GROUP1_IO4 sampling mode

◆ TSC_IOSCR_G1_IO4_Msk

#define TSC_IOSCR_G1_IO4_Msk   (0x1UL << TSC_IOSCR_G1_IO4_Pos)

0x00000008

◆ TSC_IOSCR_G1_IO4_Pos

#define TSC_IOSCR_G1_IO4_Pos   (3U)

◆ TSC_IOSCR_G2_IO1

#define TSC_IOSCR_G2_IO1   TSC_IOSCR_G2_IO1_Msk

GROUP2_IO1 sampling mode

◆ TSC_IOSCR_G2_IO1_Msk

#define TSC_IOSCR_G2_IO1_Msk   (0x1UL << TSC_IOSCR_G2_IO1_Pos)

0x00000010

◆ TSC_IOSCR_G2_IO1_Pos

#define TSC_IOSCR_G2_IO1_Pos   (4U)

◆ TSC_IOSCR_G2_IO2

#define TSC_IOSCR_G2_IO2   TSC_IOSCR_G2_IO2_Msk

GROUP2_IO2 sampling mode

◆ TSC_IOSCR_G2_IO2_Msk

#define TSC_IOSCR_G2_IO2_Msk   (0x1UL << TSC_IOSCR_G2_IO2_Pos)

0x00000020

◆ TSC_IOSCR_G2_IO2_Pos

#define TSC_IOSCR_G2_IO2_Pos   (5U)

◆ TSC_IOSCR_G2_IO3

#define TSC_IOSCR_G2_IO3   TSC_IOSCR_G2_IO3_Msk

GROUP2_IO3 sampling mode

◆ TSC_IOSCR_G2_IO3_Msk

#define TSC_IOSCR_G2_IO3_Msk   (0x1UL << TSC_IOSCR_G2_IO3_Pos)

0x00000040

◆ TSC_IOSCR_G2_IO3_Pos

#define TSC_IOSCR_G2_IO3_Pos   (6U)

◆ TSC_IOSCR_G2_IO4

#define TSC_IOSCR_G2_IO4   TSC_IOSCR_G2_IO4_Msk

GROUP2_IO4 sampling mode

◆ TSC_IOSCR_G2_IO4_Msk

#define TSC_IOSCR_G2_IO4_Msk   (0x1UL << TSC_IOSCR_G2_IO4_Pos)

0x00000080

◆ TSC_IOSCR_G2_IO4_Pos

#define TSC_IOSCR_G2_IO4_Pos   (7U)

◆ TSC_IOSCR_G3_IO1

#define TSC_IOSCR_G3_IO1   TSC_IOSCR_G3_IO1_Msk

GROUP3_IO1 sampling mode

◆ TSC_IOSCR_G3_IO1_Msk

#define TSC_IOSCR_G3_IO1_Msk   (0x1UL << TSC_IOSCR_G3_IO1_Pos)

0x00000100

◆ TSC_IOSCR_G3_IO1_Pos

#define TSC_IOSCR_G3_IO1_Pos   (8U)

◆ TSC_IOSCR_G3_IO2

#define TSC_IOSCR_G3_IO2   TSC_IOSCR_G3_IO2_Msk

GROUP3_IO2 sampling mode

◆ TSC_IOSCR_G3_IO2_Msk

#define TSC_IOSCR_G3_IO2_Msk   (0x1UL << TSC_IOSCR_G3_IO2_Pos)

0x00000200

◆ TSC_IOSCR_G3_IO2_Pos

#define TSC_IOSCR_G3_IO2_Pos   (9U)

◆ TSC_IOSCR_G3_IO3

#define TSC_IOSCR_G3_IO3   TSC_IOSCR_G3_IO3_Msk

GROUP3_IO3 sampling mode

◆ TSC_IOSCR_G3_IO3_Msk

#define TSC_IOSCR_G3_IO3_Msk   (0x1UL << TSC_IOSCR_G3_IO3_Pos)

0x00000400

◆ TSC_IOSCR_G3_IO3_Pos

#define TSC_IOSCR_G3_IO3_Pos   (10U)

◆ TSC_IOSCR_G3_IO4

#define TSC_IOSCR_G3_IO4   TSC_IOSCR_G3_IO4_Msk

GROUP3_IO4 sampling mode

◆ TSC_IOSCR_G3_IO4_Msk

#define TSC_IOSCR_G3_IO4_Msk   (0x1UL << TSC_IOSCR_G3_IO4_Pos)

0x00000800

◆ TSC_IOSCR_G3_IO4_Pos

#define TSC_IOSCR_G3_IO4_Pos   (11U)

◆ TSC_IOSCR_G4_IO1

#define TSC_IOSCR_G4_IO1   TSC_IOSCR_G4_IO1_Msk

GROUP4_IO1 sampling mode

◆ TSC_IOSCR_G4_IO1_Msk

#define TSC_IOSCR_G4_IO1_Msk   (0x1UL << TSC_IOSCR_G4_IO1_Pos)

0x00001000

◆ TSC_IOSCR_G4_IO1_Pos

#define TSC_IOSCR_G4_IO1_Pos   (12U)

◆ TSC_IOSCR_G4_IO2

#define TSC_IOSCR_G4_IO2   TSC_IOSCR_G4_IO2_Msk

GROUP4_IO2 sampling mode

◆ TSC_IOSCR_G4_IO2_Msk

#define TSC_IOSCR_G4_IO2_Msk   (0x1UL << TSC_IOSCR_G4_IO2_Pos)

0x00002000

◆ TSC_IOSCR_G4_IO2_Pos

#define TSC_IOSCR_G4_IO2_Pos   (13U)

◆ TSC_IOSCR_G4_IO3

#define TSC_IOSCR_G4_IO3   TSC_IOSCR_G4_IO3_Msk

GROUP4_IO3 sampling mode

◆ TSC_IOSCR_G4_IO3_Msk

#define TSC_IOSCR_G4_IO3_Msk   (0x1UL << TSC_IOSCR_G4_IO3_Pos)

0x00004000

◆ TSC_IOSCR_G4_IO3_Pos

#define TSC_IOSCR_G4_IO3_Pos   (14U)

◆ TSC_IOSCR_G4_IO4

#define TSC_IOSCR_G4_IO4   TSC_IOSCR_G4_IO4_Msk

GROUP4_IO4 sampling mode

◆ TSC_IOSCR_G4_IO4_Msk

#define TSC_IOSCR_G4_IO4_Msk   (0x1UL << TSC_IOSCR_G4_IO4_Pos)

0x00008000

◆ TSC_IOSCR_G4_IO4_Pos

#define TSC_IOSCR_G4_IO4_Pos   (15U)

◆ TSC_IOSCR_G5_IO1

#define TSC_IOSCR_G5_IO1   TSC_IOSCR_G5_IO1_Msk

GROUP5_IO1 sampling mode

◆ TSC_IOSCR_G5_IO1_Msk

#define TSC_IOSCR_G5_IO1_Msk   (0x1UL << TSC_IOSCR_G5_IO1_Pos)

0x00010000

◆ TSC_IOSCR_G5_IO1_Pos

#define TSC_IOSCR_G5_IO1_Pos   (16U)

◆ TSC_IOSCR_G5_IO2

#define TSC_IOSCR_G5_IO2   TSC_IOSCR_G5_IO2_Msk

GROUP5_IO2 sampling mode

◆ TSC_IOSCR_G5_IO2_Msk

#define TSC_IOSCR_G5_IO2_Msk   (0x1UL << TSC_IOSCR_G5_IO2_Pos)

0x00020000

◆ TSC_IOSCR_G5_IO2_Pos

#define TSC_IOSCR_G5_IO2_Pos   (17U)

◆ TSC_IOSCR_G5_IO3

#define TSC_IOSCR_G5_IO3   TSC_IOSCR_G5_IO3_Msk

GROUP5_IO3 sampling mode

◆ TSC_IOSCR_G5_IO3_Msk

#define TSC_IOSCR_G5_IO3_Msk   (0x1UL << TSC_IOSCR_G5_IO3_Pos)

0x00040000

◆ TSC_IOSCR_G5_IO3_Pos

#define TSC_IOSCR_G5_IO3_Pos   (18U)

◆ TSC_IOSCR_G5_IO4

#define TSC_IOSCR_G5_IO4   TSC_IOSCR_G5_IO4_Msk

GROUP5_IO4 sampling mode

◆ TSC_IOSCR_G5_IO4_Msk

#define TSC_IOSCR_G5_IO4_Msk   (0x1UL << TSC_IOSCR_G5_IO4_Pos)

0x00080000

◆ TSC_IOSCR_G5_IO4_Pos

#define TSC_IOSCR_G5_IO4_Pos   (19U)

◆ TSC_IOSCR_G6_IO1

#define TSC_IOSCR_G6_IO1   TSC_IOSCR_G6_IO1_Msk

GROUP6_IO1 sampling mode

◆ TSC_IOSCR_G6_IO1_Msk

#define TSC_IOSCR_G6_IO1_Msk   (0x1UL << TSC_IOSCR_G6_IO1_Pos)

0x00100000

◆ TSC_IOSCR_G6_IO1_Pos

#define TSC_IOSCR_G6_IO1_Pos   (20U)

◆ TSC_IOSCR_G6_IO2

#define TSC_IOSCR_G6_IO2   TSC_IOSCR_G6_IO2_Msk

GROUP6_IO2 sampling mode

◆ TSC_IOSCR_G6_IO2_Msk

#define TSC_IOSCR_G6_IO2_Msk   (0x1UL << TSC_IOSCR_G6_IO2_Pos)

0x00200000

◆ TSC_IOSCR_G6_IO2_Pos

#define TSC_IOSCR_G6_IO2_Pos   (21U)

◆ TSC_IOSCR_G6_IO3

#define TSC_IOSCR_G6_IO3   TSC_IOSCR_G6_IO3_Msk

GROUP6_IO3 sampling mode

◆ TSC_IOSCR_G6_IO3_Msk

#define TSC_IOSCR_G6_IO3_Msk   (0x1UL << TSC_IOSCR_G6_IO3_Pos)

0x00400000

◆ TSC_IOSCR_G6_IO3_Pos

#define TSC_IOSCR_G6_IO3_Pos   (22U)

◆ TSC_IOSCR_G6_IO4

#define TSC_IOSCR_G6_IO4   TSC_IOSCR_G6_IO4_Msk

GROUP6_IO4 sampling mode

◆ TSC_IOSCR_G6_IO4_Msk

#define TSC_IOSCR_G6_IO4_Msk   (0x1UL << TSC_IOSCR_G6_IO4_Pos)

0x00800000

◆ TSC_IOSCR_G6_IO4_Pos

#define TSC_IOSCR_G6_IO4_Pos   (23U)

◆ TSC_IOSCR_G7_IO1

#define TSC_IOSCR_G7_IO1   TSC_IOSCR_G7_IO1_Msk

GROUP7_IO1 sampling mode

◆ TSC_IOSCR_G7_IO1_Msk

#define TSC_IOSCR_G7_IO1_Msk   (0x1UL << TSC_IOSCR_G7_IO1_Pos)

0x01000000

◆ TSC_IOSCR_G7_IO1_Pos

#define TSC_IOSCR_G7_IO1_Pos   (24U)

◆ TSC_IOSCR_G7_IO2

#define TSC_IOSCR_G7_IO2   TSC_IOSCR_G7_IO2_Msk

GROUP7_IO2 sampling mode

◆ TSC_IOSCR_G7_IO2_Msk

#define TSC_IOSCR_G7_IO2_Msk   (0x1UL << TSC_IOSCR_G7_IO2_Pos)

0x02000000

◆ TSC_IOSCR_G7_IO2_Pos

#define TSC_IOSCR_G7_IO2_Pos   (25U)

◆ TSC_IOSCR_G7_IO3

#define TSC_IOSCR_G7_IO3   TSC_IOSCR_G7_IO3_Msk

GROUP7_IO3 sampling mode

◆ TSC_IOSCR_G7_IO3_Msk

#define TSC_IOSCR_G7_IO3_Msk   (0x1UL << TSC_IOSCR_G7_IO3_Pos)

0x04000000

◆ TSC_IOSCR_G7_IO3_Pos

#define TSC_IOSCR_G7_IO3_Pos   (26U)

◆ TSC_IOSCR_G7_IO4

#define TSC_IOSCR_G7_IO4   TSC_IOSCR_G7_IO4_Msk

GROUP7_IO4 sampling mode

◆ TSC_IOSCR_G7_IO4_Msk

#define TSC_IOSCR_G7_IO4_Msk   (0x1UL << TSC_IOSCR_G7_IO4_Pos)

0x08000000

◆ TSC_IOSCR_G7_IO4_Pos

#define TSC_IOSCR_G7_IO4_Pos   (27U)

◆ TSC_IOSCR_G8_IO1

#define TSC_IOSCR_G8_IO1   TSC_IOSCR_G8_IO1_Msk

GROUP8_IO1 sampling mode

◆ TSC_IOSCR_G8_IO1_Msk

#define TSC_IOSCR_G8_IO1_Msk   (0x1UL << TSC_IOSCR_G8_IO1_Pos)

0x10000000

◆ TSC_IOSCR_G8_IO1_Pos

#define TSC_IOSCR_G8_IO1_Pos   (28U)

◆ TSC_IOSCR_G8_IO2

#define TSC_IOSCR_G8_IO2   TSC_IOSCR_G8_IO2_Msk

GROUP8_IO2 sampling mode

◆ TSC_IOSCR_G8_IO2_Msk

#define TSC_IOSCR_G8_IO2_Msk   (0x1UL << TSC_IOSCR_G8_IO2_Pos)

0x20000000

◆ TSC_IOSCR_G8_IO2_Pos

#define TSC_IOSCR_G8_IO2_Pos   (29U)

◆ TSC_IOSCR_G8_IO3

#define TSC_IOSCR_G8_IO3   TSC_IOSCR_G8_IO3_Msk

GROUP8_IO3 sampling mode

◆ TSC_IOSCR_G8_IO3_Msk

#define TSC_IOSCR_G8_IO3_Msk   (0x1UL << TSC_IOSCR_G8_IO3_Pos)

0x40000000

◆ TSC_IOSCR_G8_IO3_Pos

#define TSC_IOSCR_G8_IO3_Pos   (30U)

◆ TSC_IOSCR_G8_IO4

#define TSC_IOSCR_G8_IO4   TSC_IOSCR_G8_IO4_Msk

GROUP8_IO4 sampling mode

◆ TSC_IOSCR_G8_IO4_Msk

#define TSC_IOSCR_G8_IO4_Msk   (0x1UL << TSC_IOSCR_G8_IO4_Pos)

0x80000000

◆ TSC_IOSCR_G8_IO4_Pos

#define TSC_IOSCR_G8_IO4_Pos   (31U)

◆ TSC_ISR_EOAF

#define TSC_ISR_EOAF   TSC_ISR_EOAF_Msk

End of acquisition flag

◆ TSC_ISR_EOAF_Msk

#define TSC_ISR_EOAF_Msk   (0x1UL << TSC_ISR_EOAF_Pos)

0x00000001

◆ TSC_ISR_EOAF_Pos

#define TSC_ISR_EOAF_Pos   (0U)

◆ TSC_ISR_MCEF

#define TSC_ISR_MCEF   TSC_ISR_MCEF_Msk

Max count error flag

◆ TSC_ISR_MCEF_Msk

#define TSC_ISR_MCEF_Msk   (0x1UL << TSC_ISR_MCEF_Pos)

0x00000002

◆ TSC_ISR_MCEF_Pos

#define TSC_ISR_MCEF_Pos   (1U)

◆ USART_BRR_DIV_FRACTION

#define USART_BRR_DIV_FRACTION   USART_BRR_DIV_FRACTION_Msk

Fraction of USARTDIV

◆ USART_BRR_DIV_FRACTION_Msk

#define USART_BRR_DIV_FRACTION_Msk   (0xFUL << USART_BRR_DIV_FRACTION_Pos)

0x0000000F

◆ USART_BRR_DIV_FRACTION_Pos

#define USART_BRR_DIV_FRACTION_Pos   (0U)

◆ USART_BRR_DIV_MANTISSA

#define USART_BRR_DIV_MANTISSA   USART_BRR_DIV_MANTISSA_Msk

Mantissa of USARTDIV

◆ USART_BRR_DIV_MANTISSA_Msk

#define USART_BRR_DIV_MANTISSA_Msk   (0xFFFUL << USART_BRR_DIV_MANTISSA_Pos)

0x0000FFF0

◆ USART_BRR_DIV_MANTISSA_Pos

#define USART_BRR_DIV_MANTISSA_Pos   (4U)

◆ USART_CR1_CMIE

#define USART_CR1_CMIE   USART_CR1_CMIE_Msk

Character match interrupt enable

◆ USART_CR1_CMIE_Msk

#define USART_CR1_CMIE_Msk   (0x1UL << USART_CR1_CMIE_Pos)

0x00004000

◆ USART_CR1_CMIE_Pos

#define USART_CR1_CMIE_Pos   (14U)

◆ USART_CR1_DEAT

#define USART_CR1_DEAT   USART_CR1_DEAT_Msk

DEAT[4:0] bits (Driver Enable Assertion Time)

◆ USART_CR1_DEAT_0

#define USART_CR1_DEAT_0   (0x01UL << USART_CR1_DEAT_Pos)

0x00200000

◆ USART_CR1_DEAT_1

#define USART_CR1_DEAT_1   (0x02UL << USART_CR1_DEAT_Pos)

0x00400000

◆ USART_CR1_DEAT_2

#define USART_CR1_DEAT_2   (0x04UL << USART_CR1_DEAT_Pos)

0x00800000

◆ USART_CR1_DEAT_3

#define USART_CR1_DEAT_3   (0x08UL << USART_CR1_DEAT_Pos)

0x01000000

◆ USART_CR1_DEAT_4

#define USART_CR1_DEAT_4   (0x10UL << USART_CR1_DEAT_Pos)

0x02000000

◆ USART_CR1_DEAT_Msk

#define USART_CR1_DEAT_Msk   (0x1FUL << USART_CR1_DEAT_Pos)

0x03E00000

◆ USART_CR1_DEAT_Pos

#define USART_CR1_DEAT_Pos   (21U)

◆ USART_CR1_DEDT

#define USART_CR1_DEDT   USART_CR1_DEDT_Msk

DEDT[4:0] bits (Driver Enable Deassertion Time)

◆ USART_CR1_DEDT_0

#define USART_CR1_DEDT_0   (0x01UL << USART_CR1_DEDT_Pos)

0x00010000

◆ USART_CR1_DEDT_1

#define USART_CR1_DEDT_1   (0x02UL << USART_CR1_DEDT_Pos)

0x00020000

◆ USART_CR1_DEDT_2

#define USART_CR1_DEDT_2   (0x04UL << USART_CR1_DEDT_Pos)

0x00040000

◆ USART_CR1_DEDT_3

#define USART_CR1_DEDT_3   (0x08UL << USART_CR1_DEDT_Pos)

0x00080000

◆ USART_CR1_DEDT_4

#define USART_CR1_DEDT_4   (0x10UL << USART_CR1_DEDT_Pos)

0x00100000

◆ USART_CR1_DEDT_Msk

#define USART_CR1_DEDT_Msk   (0x1FUL << USART_CR1_DEDT_Pos)

0x001F0000

◆ USART_CR1_DEDT_Pos

#define USART_CR1_DEDT_Pos   (16U)

◆ USART_CR1_EOBIE

#define USART_CR1_EOBIE   USART_CR1_EOBIE_Msk

End of Block interrupt enable

◆ USART_CR1_EOBIE_Msk

#define USART_CR1_EOBIE_Msk   (0x1UL << USART_CR1_EOBIE_Pos)

0x08000000

◆ USART_CR1_EOBIE_Pos

#define USART_CR1_EOBIE_Pos   (27U)

◆ USART_CR1_IDLEIE

#define USART_CR1_IDLEIE   USART_CR1_IDLEIE_Msk

IDLE Interrupt Enable

◆ USART_CR1_IDLEIE_Msk

#define USART_CR1_IDLEIE_Msk   (0x1UL << USART_CR1_IDLEIE_Pos)

0x00000010

◆ USART_CR1_IDLEIE_Pos

#define USART_CR1_IDLEIE_Pos   (4U)

◆ USART_CR1_M

#define USART_CR1_M   USART_CR1_M_Msk

Word length

◆ USART_CR1_M0

#define USART_CR1_M0   USART_CR1_M0_Msk

Word length - Bit 0

◆ USART_CR1_M0_Msk

#define USART_CR1_M0_Msk   (0x1UL << USART_CR1_M0_Pos)

0x00001000

◆ USART_CR1_M0_Pos

#define USART_CR1_M0_Pos   (12U)

◆ USART_CR1_M1

#define USART_CR1_M1   USART_CR1_M1_Msk

Word length - Bit 1

◆ USART_CR1_M1_Msk

#define USART_CR1_M1_Msk   (0x1UL << USART_CR1_M1_Pos)

0x10000000

◆ USART_CR1_M1_Pos

#define USART_CR1_M1_Pos   (28U)

◆ USART_CR1_M_Msk

#define USART_CR1_M_Msk   (0x10001UL << USART_CR1_M_Pos)

0x10001000

◆ USART_CR1_M_Pos

#define USART_CR1_M_Pos   (12U)

◆ USART_CR1_MME

#define USART_CR1_MME   USART_CR1_MME_Msk

Mute Mode Enable

◆ USART_CR1_MME_Msk

#define USART_CR1_MME_Msk   (0x1UL << USART_CR1_MME_Pos)

0x00002000

◆ USART_CR1_MME_Pos

#define USART_CR1_MME_Pos   (13U)

◆ USART_CR1_OVER8

#define USART_CR1_OVER8   USART_CR1_OVER8_Msk

Oversampling by 8-bit or 16-bit mode

◆ USART_CR1_OVER8_Msk

#define USART_CR1_OVER8_Msk   (0x1UL << USART_CR1_OVER8_Pos)

0x00008000

◆ USART_CR1_OVER8_Pos

#define USART_CR1_OVER8_Pos   (15U)

◆ USART_CR1_PCE

#define USART_CR1_PCE   USART_CR1_PCE_Msk

Parity Control Enable

◆ USART_CR1_PCE_Msk

#define USART_CR1_PCE_Msk   (0x1UL << USART_CR1_PCE_Pos)

0x00000400

◆ USART_CR1_PCE_Pos

#define USART_CR1_PCE_Pos   (10U)

◆ USART_CR1_PEIE

#define USART_CR1_PEIE   USART_CR1_PEIE_Msk

PE Interrupt Enable

◆ USART_CR1_PEIE_Msk

#define USART_CR1_PEIE_Msk   (0x1UL << USART_CR1_PEIE_Pos)

0x00000100

◆ USART_CR1_PEIE_Pos

#define USART_CR1_PEIE_Pos   (8U)

◆ USART_CR1_PS

#define USART_CR1_PS   USART_CR1_PS_Msk

Parity Selection

◆ USART_CR1_PS_Msk

#define USART_CR1_PS_Msk   (0x1UL << USART_CR1_PS_Pos)

0x00000200

◆ USART_CR1_PS_Pos

#define USART_CR1_PS_Pos   (9U)

◆ USART_CR1_RE

#define USART_CR1_RE   USART_CR1_RE_Msk

Receiver Enable

◆ USART_CR1_RE_Msk

#define USART_CR1_RE_Msk   (0x1UL << USART_CR1_RE_Pos)

0x00000004

◆ USART_CR1_RE_Pos

#define USART_CR1_RE_Pos   (2U)

◆ USART_CR1_RTOIE

#define USART_CR1_RTOIE   USART_CR1_RTOIE_Msk

Receive Time Out interrupt enable

◆ USART_CR1_RTOIE_Msk

#define USART_CR1_RTOIE_Msk   (0x1UL << USART_CR1_RTOIE_Pos)

0x04000000

◆ USART_CR1_RTOIE_Pos

#define USART_CR1_RTOIE_Pos   (26U)

◆ USART_CR1_RXNEIE

#define USART_CR1_RXNEIE   USART_CR1_RXNEIE_Msk

RXNE Interrupt Enable

◆ USART_CR1_RXNEIE_Msk

#define USART_CR1_RXNEIE_Msk   (0x1UL << USART_CR1_RXNEIE_Pos)

0x00000020

◆ USART_CR1_RXNEIE_Pos

#define USART_CR1_RXNEIE_Pos   (5U)

◆ USART_CR1_TCIE

#define USART_CR1_TCIE   USART_CR1_TCIE_Msk

Transmission Complete Interrupt Enable

◆ USART_CR1_TCIE_Msk

#define USART_CR1_TCIE_Msk   (0x1UL << USART_CR1_TCIE_Pos)

0x00000040

◆ USART_CR1_TCIE_Pos

#define USART_CR1_TCIE_Pos   (6U)

◆ USART_CR1_TE

#define USART_CR1_TE   USART_CR1_TE_Msk

Transmitter Enable

◆ USART_CR1_TE_Msk

#define USART_CR1_TE_Msk   (0x1UL << USART_CR1_TE_Pos)

0x00000008

◆ USART_CR1_TE_Pos

#define USART_CR1_TE_Pos   (3U)

◆ USART_CR1_TXEIE

#define USART_CR1_TXEIE   USART_CR1_TXEIE_Msk

TXE Interrupt Enable

◆ USART_CR1_TXEIE_Msk

#define USART_CR1_TXEIE_Msk   (0x1UL << USART_CR1_TXEIE_Pos)

0x00000080

◆ USART_CR1_TXEIE_Pos

#define USART_CR1_TXEIE_Pos   (7U)

◆ USART_CR1_UE

#define USART_CR1_UE   USART_CR1_UE_Msk

USART Enable

◆ USART_CR1_UE_Msk

#define USART_CR1_UE_Msk   (0x1UL << USART_CR1_UE_Pos)

0x00000001

◆ USART_CR1_UE_Pos

#define USART_CR1_UE_Pos   (0U)

◆ USART_CR1_UESM

#define USART_CR1_UESM   USART_CR1_UESM_Msk

USART Enable in STOP Mode

◆ USART_CR1_UESM_Msk

#define USART_CR1_UESM_Msk   (0x1UL << USART_CR1_UESM_Pos)

0x00000002

◆ USART_CR1_UESM_Pos

#define USART_CR1_UESM_Pos   (1U)

◆ USART_CR1_WAKE

#define USART_CR1_WAKE   USART_CR1_WAKE_Msk

Receiver Wakeup method

◆ USART_CR1_WAKE_Msk

#define USART_CR1_WAKE_Msk   (0x1UL << USART_CR1_WAKE_Pos)

0x00000800

◆ USART_CR1_WAKE_Pos

#define USART_CR1_WAKE_Pos   (11U)

◆ USART_CR2_ABREN

#define USART_CR2_ABREN   USART_CR2_ABREN_Msk

Auto Baud-Rate Enable

◆ USART_CR2_ABREN_Msk

#define USART_CR2_ABREN_Msk   (0x1UL << USART_CR2_ABREN_Pos)

0x00100000

◆ USART_CR2_ABREN_Pos

#define USART_CR2_ABREN_Pos   (20U)

◆ USART_CR2_ABRMODE

#define USART_CR2_ABRMODE   USART_CR2_ABRMODE_Msk

ABRMOD[1:0] bits (Auto Baud-Rate Mode)

◆ USART_CR2_ABRMODE_0

#define USART_CR2_ABRMODE_0   (0x1UL << USART_CR2_ABRMODE_Pos)

0x00200000

◆ USART_CR2_ABRMODE_1

#define USART_CR2_ABRMODE_1   (0x2UL << USART_CR2_ABRMODE_Pos)

0x00400000

◆ USART_CR2_ABRMODE_Msk

#define USART_CR2_ABRMODE_Msk   (0x3UL << USART_CR2_ABRMODE_Pos)

0x00600000

◆ USART_CR2_ABRMODE_Pos

#define USART_CR2_ABRMODE_Pos   (21U)

◆ USART_CR2_ADD

#define USART_CR2_ADD   USART_CR2_ADD_Msk

Address of the USART node

◆ USART_CR2_ADD_Msk

#define USART_CR2_ADD_Msk   (0xFFUL << USART_CR2_ADD_Pos)

0xFF000000

◆ USART_CR2_ADD_Pos

#define USART_CR2_ADD_Pos   (24U)

◆ USART_CR2_ADDM7

#define USART_CR2_ADDM7   USART_CR2_ADDM7_Msk

7-bit or 4-bit Address Detection

◆ USART_CR2_ADDM7_Msk

#define USART_CR2_ADDM7_Msk   (0x1UL << USART_CR2_ADDM7_Pos)

0x00000010

◆ USART_CR2_ADDM7_Pos

#define USART_CR2_ADDM7_Pos   (4U)

◆ USART_CR2_CLKEN

#define USART_CR2_CLKEN   USART_CR2_CLKEN_Msk

Clock Enable

◆ USART_CR2_CLKEN_Msk

#define USART_CR2_CLKEN_Msk   (0x1UL << USART_CR2_CLKEN_Pos)

0x00000800

◆ USART_CR2_CLKEN_Pos

#define USART_CR2_CLKEN_Pos   (11U)

◆ USART_CR2_CPHA

#define USART_CR2_CPHA   USART_CR2_CPHA_Msk

Clock Phase

◆ USART_CR2_CPHA_Msk

#define USART_CR2_CPHA_Msk   (0x1UL << USART_CR2_CPHA_Pos)

0x00000200

◆ USART_CR2_CPHA_Pos

#define USART_CR2_CPHA_Pos   (9U)

◆ USART_CR2_CPOL

#define USART_CR2_CPOL   USART_CR2_CPOL_Msk

Clock Polarity

◆ USART_CR2_CPOL_Msk

#define USART_CR2_CPOL_Msk   (0x1UL << USART_CR2_CPOL_Pos)

0x00000400

◆ USART_CR2_CPOL_Pos

#define USART_CR2_CPOL_Pos   (10U)

◆ USART_CR2_DATAINV

#define USART_CR2_DATAINV   USART_CR2_DATAINV_Msk

Binary data inversion

◆ USART_CR2_DATAINV_Msk

#define USART_CR2_DATAINV_Msk   (0x1UL << USART_CR2_DATAINV_Pos)

0x00040000

◆ USART_CR2_DATAINV_Pos

#define USART_CR2_DATAINV_Pos   (18U)

◆ USART_CR2_LBCL

#define USART_CR2_LBCL   USART_CR2_LBCL_Msk

Last Bit Clock pulse

◆ USART_CR2_LBCL_Msk

#define USART_CR2_LBCL_Msk   (0x1UL << USART_CR2_LBCL_Pos)

0x00000100

◆ USART_CR2_LBCL_Pos

#define USART_CR2_LBCL_Pos   (8U)

◆ USART_CR2_LBDIE

#define USART_CR2_LBDIE   USART_CR2_LBDIE_Msk

LIN Break Detection Interrupt Enable

◆ USART_CR2_LBDIE_Msk

#define USART_CR2_LBDIE_Msk   (0x1UL << USART_CR2_LBDIE_Pos)

0x00000040

◆ USART_CR2_LBDIE_Pos

#define USART_CR2_LBDIE_Pos   (6U)

◆ USART_CR2_LBDL

#define USART_CR2_LBDL   USART_CR2_LBDL_Msk

LIN Break Detection Length

◆ USART_CR2_LBDL_Msk

#define USART_CR2_LBDL_Msk   (0x1UL << USART_CR2_LBDL_Pos)

0x00000020

◆ USART_CR2_LBDL_Pos

#define USART_CR2_LBDL_Pos   (5U)

◆ USART_CR2_LINEN

#define USART_CR2_LINEN   USART_CR2_LINEN_Msk

LIN mode enable

◆ USART_CR2_LINEN_Msk

#define USART_CR2_LINEN_Msk   (0x1UL << USART_CR2_LINEN_Pos)

0x00004000

◆ USART_CR2_LINEN_Pos

#define USART_CR2_LINEN_Pos   (14U)

◆ USART_CR2_MSBFIRST

#define USART_CR2_MSBFIRST   USART_CR2_MSBFIRST_Msk

Most Significant Bit First

◆ USART_CR2_MSBFIRST_Msk

#define USART_CR2_MSBFIRST_Msk   (0x1UL << USART_CR2_MSBFIRST_Pos)

0x00080000

◆ USART_CR2_MSBFIRST_Pos

#define USART_CR2_MSBFIRST_Pos   (19U)

◆ USART_CR2_RTOEN

#define USART_CR2_RTOEN   USART_CR2_RTOEN_Msk

Receiver Time-Out enable

◆ USART_CR2_RTOEN_Msk

#define USART_CR2_RTOEN_Msk   (0x1UL << USART_CR2_RTOEN_Pos)

0x00800000

◆ USART_CR2_RTOEN_Pos

#define USART_CR2_RTOEN_Pos   (23U)

◆ USART_CR2_RXINV

#define USART_CR2_RXINV   USART_CR2_RXINV_Msk

RX pin active level inversion

◆ USART_CR2_RXINV_Msk

#define USART_CR2_RXINV_Msk   (0x1UL << USART_CR2_RXINV_Pos)

0x00010000

◆ USART_CR2_RXINV_Pos

#define USART_CR2_RXINV_Pos   (16U)

◆ USART_CR2_STOP

#define USART_CR2_STOP   USART_CR2_STOP_Msk

STOP[1:0] bits (STOP bits)

◆ USART_CR2_STOP_0

#define USART_CR2_STOP_0   (0x1UL << USART_CR2_STOP_Pos)

0x00001000

◆ USART_CR2_STOP_1

#define USART_CR2_STOP_1   (0x2UL << USART_CR2_STOP_Pos)

0x00002000

◆ USART_CR2_STOP_Msk

#define USART_CR2_STOP_Msk   (0x3UL << USART_CR2_STOP_Pos)

0x00003000

◆ USART_CR2_STOP_Pos

#define USART_CR2_STOP_Pos   (12U)

◆ USART_CR2_SWAP

#define USART_CR2_SWAP   USART_CR2_SWAP_Msk

SWAP TX/RX pins

◆ USART_CR2_SWAP_Msk

#define USART_CR2_SWAP_Msk   (0x1UL << USART_CR2_SWAP_Pos)

0x00008000

◆ USART_CR2_SWAP_Pos

#define USART_CR2_SWAP_Pos   (15U)

◆ USART_CR2_TXINV

#define USART_CR2_TXINV   USART_CR2_TXINV_Msk

TX pin active level inversion

◆ USART_CR2_TXINV_Msk

#define USART_CR2_TXINV_Msk   (0x1UL << USART_CR2_TXINV_Pos)

0x00020000

◆ USART_CR2_TXINV_Pos

#define USART_CR2_TXINV_Pos   (17U)

◆ USART_CR3_CTSE

#define USART_CR3_CTSE   USART_CR3_CTSE_Msk

CTS Enable

◆ USART_CR3_CTSE_Msk

#define USART_CR3_CTSE_Msk   (0x1UL << USART_CR3_CTSE_Pos)

0x00000200

◆ USART_CR3_CTSE_Pos

#define USART_CR3_CTSE_Pos   (9U)

◆ USART_CR3_CTSIE

#define USART_CR3_CTSIE   USART_CR3_CTSIE_Msk

CTS Interrupt Enable

◆ USART_CR3_CTSIE_Msk

#define USART_CR3_CTSIE_Msk   (0x1UL << USART_CR3_CTSIE_Pos)

0x00000400

◆ USART_CR3_CTSIE_Pos

#define USART_CR3_CTSIE_Pos   (10U)

◆ USART_CR3_DDRE

#define USART_CR3_DDRE   USART_CR3_DDRE_Msk

DMA Disable on Reception Error

◆ USART_CR3_DDRE_Msk

#define USART_CR3_DDRE_Msk   (0x1UL << USART_CR3_DDRE_Pos)

0x00002000

◆ USART_CR3_DDRE_Pos

#define USART_CR3_DDRE_Pos   (13U)

◆ USART_CR3_DEM

#define USART_CR3_DEM   USART_CR3_DEM_Msk

Driver Enable Mode

◆ USART_CR3_DEM_Msk

#define USART_CR3_DEM_Msk   (0x1UL << USART_CR3_DEM_Pos)

0x00004000

◆ USART_CR3_DEM_Pos

#define USART_CR3_DEM_Pos   (14U)

◆ USART_CR3_DEP

#define USART_CR3_DEP   USART_CR3_DEP_Msk

Driver Enable Polarity Selection

◆ USART_CR3_DEP_Msk

#define USART_CR3_DEP_Msk   (0x1UL << USART_CR3_DEP_Pos)

0x00008000

◆ USART_CR3_DEP_Pos

#define USART_CR3_DEP_Pos   (15U)

◆ USART_CR3_DMAR

#define USART_CR3_DMAR   USART_CR3_DMAR_Msk

DMA Enable Receiver

◆ USART_CR3_DMAR_Msk

#define USART_CR3_DMAR_Msk   (0x1UL << USART_CR3_DMAR_Pos)

0x00000040

◆ USART_CR3_DMAR_Pos

#define USART_CR3_DMAR_Pos   (6U)

◆ USART_CR3_DMAT

#define USART_CR3_DMAT   USART_CR3_DMAT_Msk

DMA Enable Transmitter

◆ USART_CR3_DMAT_Msk

#define USART_CR3_DMAT_Msk   (0x1UL << USART_CR3_DMAT_Pos)

0x00000080

◆ USART_CR3_DMAT_Pos

#define USART_CR3_DMAT_Pos   (7U)

◆ USART_CR3_EIE

#define USART_CR3_EIE   USART_CR3_EIE_Msk

Error Interrupt Enable

◆ USART_CR3_EIE_Msk

#define USART_CR3_EIE_Msk   (0x1UL << USART_CR3_EIE_Pos)

0x00000001

◆ USART_CR3_EIE_Pos

#define USART_CR3_EIE_Pos   (0U)

◆ USART_CR3_HDSEL

#define USART_CR3_HDSEL   USART_CR3_HDSEL_Msk

Half-Duplex Selection

◆ USART_CR3_HDSEL_Msk

#define USART_CR3_HDSEL_Msk   (0x1UL << USART_CR3_HDSEL_Pos)

0x00000008

◆ USART_CR3_HDSEL_Pos

#define USART_CR3_HDSEL_Pos   (3U)

◆ USART_CR3_IREN

#define USART_CR3_IREN   USART_CR3_IREN_Msk

IrDA mode Enable

◆ USART_CR3_IREN_Msk

#define USART_CR3_IREN_Msk   (0x1UL << USART_CR3_IREN_Pos)

0x00000002

◆ USART_CR3_IREN_Pos

#define USART_CR3_IREN_Pos   (1U)

◆ USART_CR3_IRLP

#define USART_CR3_IRLP   USART_CR3_IRLP_Msk

IrDA Low-Power

◆ USART_CR3_IRLP_Msk

#define USART_CR3_IRLP_Msk   (0x1UL << USART_CR3_IRLP_Pos)

0x00000004

◆ USART_CR3_IRLP_Pos

#define USART_CR3_IRLP_Pos   (2U)

◆ USART_CR3_NACK

#define USART_CR3_NACK   USART_CR3_NACK_Msk

SmartCard NACK enable

◆ USART_CR3_NACK_Msk

#define USART_CR3_NACK_Msk   (0x1UL << USART_CR3_NACK_Pos)

0x00000010

◆ USART_CR3_NACK_Pos

#define USART_CR3_NACK_Pos   (4U)

◆ USART_CR3_ONEBIT

#define USART_CR3_ONEBIT   USART_CR3_ONEBIT_Msk

One sample bit method enable

◆ USART_CR3_ONEBIT_Msk

#define USART_CR3_ONEBIT_Msk   (0x1UL << USART_CR3_ONEBIT_Pos)

0x00000800

◆ USART_CR3_ONEBIT_Pos

#define USART_CR3_ONEBIT_Pos   (11U)

◆ USART_CR3_OVRDIS

#define USART_CR3_OVRDIS   USART_CR3_OVRDIS_Msk

Overrun Disable

◆ USART_CR3_OVRDIS_Msk

#define USART_CR3_OVRDIS_Msk   (0x1UL << USART_CR3_OVRDIS_Pos)

0x00001000

◆ USART_CR3_OVRDIS_Pos

#define USART_CR3_OVRDIS_Pos   (12U)

◆ USART_CR3_RTSE

#define USART_CR3_RTSE   USART_CR3_RTSE_Msk

RTS Enable

◆ USART_CR3_RTSE_Msk

#define USART_CR3_RTSE_Msk   (0x1UL << USART_CR3_RTSE_Pos)

0x00000100

◆ USART_CR3_RTSE_Pos

#define USART_CR3_RTSE_Pos   (8U)

◆ USART_CR3_SCARCNT

#define USART_CR3_SCARCNT   USART_CR3_SCARCNT_Msk

SCARCNT[2:0] bits (SmartCard Auto-Retry Count)

◆ USART_CR3_SCARCNT_0

#define USART_CR3_SCARCNT_0   (0x1UL << USART_CR3_SCARCNT_Pos)

0x00020000

◆ USART_CR3_SCARCNT_1

#define USART_CR3_SCARCNT_1   (0x2UL << USART_CR3_SCARCNT_Pos)

0x00040000

◆ USART_CR3_SCARCNT_2

#define USART_CR3_SCARCNT_2   (0x4UL << USART_CR3_SCARCNT_Pos)

0x00080000

◆ USART_CR3_SCARCNT_Msk

#define USART_CR3_SCARCNT_Msk   (0x7UL << USART_CR3_SCARCNT_Pos)

0x000E0000

◆ USART_CR3_SCARCNT_Pos

#define USART_CR3_SCARCNT_Pos   (17U)

◆ USART_CR3_SCEN

#define USART_CR3_SCEN   USART_CR3_SCEN_Msk

SmartCard mode enable

◆ USART_CR3_SCEN_Msk

#define USART_CR3_SCEN_Msk   (0x1UL << USART_CR3_SCEN_Pos)

0x00000020

◆ USART_CR3_SCEN_Pos

#define USART_CR3_SCEN_Pos   (5U)

◆ USART_CR3_UCESM

#define USART_CR3_UCESM   USART_CR3_UCESM_Msk

Clock Enable in Stop mode

◆ USART_CR3_UCESM_Msk

#define USART_CR3_UCESM_Msk   (0x1UL << USART_CR3_UCESM_Pos)

0x00800000

◆ USART_CR3_UCESM_Pos

#define USART_CR3_UCESM_Pos   (23U)

◆ USART_CR3_WUFIE

#define USART_CR3_WUFIE   USART_CR3_WUFIE_Msk

Wake Up Interrupt Enable

◆ USART_CR3_WUFIE_Msk

#define USART_CR3_WUFIE_Msk   (0x1UL << USART_CR3_WUFIE_Pos)

0x00400000

◆ USART_CR3_WUFIE_Pos

#define USART_CR3_WUFIE_Pos   (22U)

◆ USART_CR3_WUS

#define USART_CR3_WUS   USART_CR3_WUS_Msk

WUS[1:0] bits (Wake UP Interrupt Flag Selection)

◆ USART_CR3_WUS_0

#define USART_CR3_WUS_0   (0x1UL << USART_CR3_WUS_Pos)

0x00100000

◆ USART_CR3_WUS_1

#define USART_CR3_WUS_1   (0x2UL << USART_CR3_WUS_Pos)

0x00200000

◆ USART_CR3_WUS_Msk

#define USART_CR3_WUS_Msk   (0x3UL << USART_CR3_WUS_Pos)

0x00300000

◆ USART_CR3_WUS_Pos

#define USART_CR3_WUS_Pos   (20U)

◆ USART_GTPR_GT

#define USART_GTPR_GT   USART_GTPR_GT_Msk

GT[7:0] bits (Guard time value)

◆ USART_GTPR_GT_Msk

#define USART_GTPR_GT_Msk   (0xFFUL << USART_GTPR_GT_Pos)

0x0000FF00

◆ USART_GTPR_GT_Pos

#define USART_GTPR_GT_Pos   (8U)

◆ USART_GTPR_PSC

#define USART_GTPR_PSC   USART_GTPR_PSC_Msk

PSC[7:0] bits (Prescaler value)

◆ USART_GTPR_PSC_Msk

#define USART_GTPR_PSC_Msk   (0xFFUL << USART_GTPR_PSC_Pos)

0x000000FF

◆ USART_GTPR_PSC_Pos

#define USART_GTPR_PSC_Pos   (0U)

◆ USART_ICR_CMCF

#define USART_ICR_CMCF   USART_ICR_CMCF_Msk

Character Match Clear Flag

◆ USART_ICR_CMCF_Msk

#define USART_ICR_CMCF_Msk   (0x1UL << USART_ICR_CMCF_Pos)

0x00020000

◆ USART_ICR_CMCF_Pos

#define USART_ICR_CMCF_Pos   (17U)

◆ USART_ICR_CTSCF

#define USART_ICR_CTSCF   USART_ICR_CTSCF_Msk

CTS Interrupt Clear Flag

◆ USART_ICR_CTSCF_Msk

#define USART_ICR_CTSCF_Msk   (0x1UL << USART_ICR_CTSCF_Pos)

0x00000200

◆ USART_ICR_CTSCF_Pos

#define USART_ICR_CTSCF_Pos   (9U)

◆ USART_ICR_EOBCF

#define USART_ICR_EOBCF   USART_ICR_EOBCF_Msk

End Of Block Clear Flag

◆ USART_ICR_EOBCF_Msk

#define USART_ICR_EOBCF_Msk   (0x1UL << USART_ICR_EOBCF_Pos)

0x00001000

◆ USART_ICR_EOBCF_Pos

#define USART_ICR_EOBCF_Pos   (12U)

◆ USART_ICR_FECF

#define USART_ICR_FECF   USART_ICR_FECF_Msk

Framing Error Clear Flag

◆ USART_ICR_FECF_Msk

#define USART_ICR_FECF_Msk   (0x1UL << USART_ICR_FECF_Pos)

0x00000002

◆ USART_ICR_FECF_Pos

#define USART_ICR_FECF_Pos   (1U)

◆ USART_ICR_IDLECF

#define USART_ICR_IDLECF   USART_ICR_IDLECF_Msk

IDLE line detected Clear Flag

◆ USART_ICR_IDLECF_Msk

#define USART_ICR_IDLECF_Msk   (0x1UL << USART_ICR_IDLECF_Pos)

0x00000010

◆ USART_ICR_IDLECF_Pos

#define USART_ICR_IDLECF_Pos   (4U)

◆ USART_ICR_LBDCF

#define USART_ICR_LBDCF   USART_ICR_LBDCF_Msk

LIN Break Detection Clear Flag

◆ USART_ICR_LBDCF_Msk

#define USART_ICR_LBDCF_Msk   (0x1UL << USART_ICR_LBDCF_Pos)

0x00000100

◆ USART_ICR_LBDCF_Pos

#define USART_ICR_LBDCF_Pos   (8U)

◆ USART_ICR_NCF

#define USART_ICR_NCF   USART_ICR_NCF_Msk

Noise detected Clear Flag

◆ USART_ICR_NCF_Msk

#define USART_ICR_NCF_Msk   (0x1UL << USART_ICR_NCF_Pos)

0x00000004

◆ USART_ICR_NCF_Pos

#define USART_ICR_NCF_Pos   (2U)

◆ USART_ICR_NECF

#define USART_ICR_NECF   USART_ICR_NCF

◆ USART_ICR_ORECF

#define USART_ICR_ORECF   USART_ICR_ORECF_Msk

OverRun Error Clear Flag

◆ USART_ICR_ORECF_Msk

#define USART_ICR_ORECF_Msk   (0x1UL << USART_ICR_ORECF_Pos)

0x00000008

◆ USART_ICR_ORECF_Pos

#define USART_ICR_ORECF_Pos   (3U)

◆ USART_ICR_PECF

#define USART_ICR_PECF   USART_ICR_PECF_Msk

Parity Error Clear Flag

◆ USART_ICR_PECF_Msk

#define USART_ICR_PECF_Msk   (0x1UL << USART_ICR_PECF_Pos)

0x00000001

◆ USART_ICR_PECF_Pos

#define USART_ICR_PECF_Pos   (0U)

◆ USART_ICR_RTOCF

#define USART_ICR_RTOCF   USART_ICR_RTOCF_Msk

Receiver Time Out Clear Flag

◆ USART_ICR_RTOCF_Msk

#define USART_ICR_RTOCF_Msk   (0x1UL << USART_ICR_RTOCF_Pos)

0x00000800

◆ USART_ICR_RTOCF_Pos

#define USART_ICR_RTOCF_Pos   (11U)

◆ USART_ICR_TCCF

#define USART_ICR_TCCF   USART_ICR_TCCF_Msk

Transmission Complete Clear Flag

◆ USART_ICR_TCCF_Msk

#define USART_ICR_TCCF_Msk   (0x1UL << USART_ICR_TCCF_Pos)

0x00000040

◆ USART_ICR_TCCF_Pos

#define USART_ICR_TCCF_Pos   (6U)

◆ USART_ICR_WUCF

#define USART_ICR_WUCF   USART_ICR_WUCF_Msk

Wake Up from stop mode Clear Flag

◆ USART_ICR_WUCF_Msk

#define USART_ICR_WUCF_Msk   (0x1UL << USART_ICR_WUCF_Pos)

0x00100000

◆ USART_ICR_WUCF_Pos

#define USART_ICR_WUCF_Pos   (20U)

◆ USART_ISR_ABRE

#define USART_ISR_ABRE   USART_ISR_ABRE_Msk

Auto-Baud Rate Error

◆ USART_ISR_ABRE_Msk

#define USART_ISR_ABRE_Msk   (0x1UL << USART_ISR_ABRE_Pos)

0x00004000

◆ USART_ISR_ABRE_Pos

#define USART_ISR_ABRE_Pos   (14U)

◆ USART_ISR_ABRF

#define USART_ISR_ABRF   USART_ISR_ABRF_Msk

Auto-Baud Rate Flag

◆ USART_ISR_ABRF_Msk

#define USART_ISR_ABRF_Msk   (0x1UL << USART_ISR_ABRF_Pos)

0x00008000

◆ USART_ISR_ABRF_Pos

#define USART_ISR_ABRF_Pos   (15U)

◆ USART_ISR_BUSY

#define USART_ISR_BUSY   USART_ISR_BUSY_Msk

Busy Flag

◆ USART_ISR_BUSY_Msk

#define USART_ISR_BUSY_Msk   (0x1UL << USART_ISR_BUSY_Pos)

0x00010000

◆ USART_ISR_BUSY_Pos

#define USART_ISR_BUSY_Pos   (16U)

◆ USART_ISR_CMF

#define USART_ISR_CMF   USART_ISR_CMF_Msk

Character Match Flag

◆ USART_ISR_CMF_Msk

#define USART_ISR_CMF_Msk   (0x1UL << USART_ISR_CMF_Pos)

0x00020000

◆ USART_ISR_CMF_Pos

#define USART_ISR_CMF_Pos   (17U)

◆ USART_ISR_CTS

#define USART_ISR_CTS   USART_ISR_CTS_Msk

CTS flag

◆ USART_ISR_CTS_Msk

#define USART_ISR_CTS_Msk   (0x1UL << USART_ISR_CTS_Pos)

0x00000400

◆ USART_ISR_CTS_Pos

#define USART_ISR_CTS_Pos   (10U)

◆ USART_ISR_CTSIF

#define USART_ISR_CTSIF   USART_ISR_CTSIF_Msk

CTS interrupt flag

◆ USART_ISR_CTSIF_Msk

#define USART_ISR_CTSIF_Msk   (0x1UL << USART_ISR_CTSIF_Pos)

0x00000200

◆ USART_ISR_CTSIF_Pos

#define USART_ISR_CTSIF_Pos   (9U)

◆ USART_ISR_EOBF

#define USART_ISR_EOBF   USART_ISR_EOBF_Msk

End Of Block Flag

◆ USART_ISR_EOBF_Msk

#define USART_ISR_EOBF_Msk   (0x1UL << USART_ISR_EOBF_Pos)

0x00001000

◆ USART_ISR_EOBF_Pos

#define USART_ISR_EOBF_Pos   (12U)

◆ USART_ISR_FE

#define USART_ISR_FE   USART_ISR_FE_Msk

Framing Error

◆ USART_ISR_FE_Msk

#define USART_ISR_FE_Msk   (0x1UL << USART_ISR_FE_Pos)

0x00000002

◆ USART_ISR_FE_Pos

#define USART_ISR_FE_Pos   (1U)

◆ USART_ISR_IDLE

#define USART_ISR_IDLE   USART_ISR_IDLE_Msk

IDLE line detected

◆ USART_ISR_IDLE_Msk

#define USART_ISR_IDLE_Msk   (0x1UL << USART_ISR_IDLE_Pos)

0x00000010

◆ USART_ISR_IDLE_Pos

#define USART_ISR_IDLE_Pos   (4U)

◆ USART_ISR_LBDF

#define USART_ISR_LBDF   USART_ISR_LBDF_Msk

LIN Break Detection Flag

◆ USART_ISR_LBDF_Msk

#define USART_ISR_LBDF_Msk   (0x1UL << USART_ISR_LBDF_Pos)

0x00000100

◆ USART_ISR_LBDF_Pos

#define USART_ISR_LBDF_Pos   (8U)

◆ USART_ISR_NE

#define USART_ISR_NE   USART_ISR_NE_Msk

Noise detected Flag

◆ USART_ISR_NE_Msk

#define USART_ISR_NE_Msk   (0x1UL << USART_ISR_NE_Pos)

0x00000004

◆ USART_ISR_NE_Pos

#define USART_ISR_NE_Pos   (2U)

◆ USART_ISR_ORE

#define USART_ISR_ORE   USART_ISR_ORE_Msk

OverRun Error

◆ USART_ISR_ORE_Msk

#define USART_ISR_ORE_Msk   (0x1UL << USART_ISR_ORE_Pos)

0x00000008

◆ USART_ISR_ORE_Pos

#define USART_ISR_ORE_Pos   (3U)

◆ USART_ISR_PE

#define USART_ISR_PE   USART_ISR_PE_Msk

Parity Error

◆ USART_ISR_PE_Msk

#define USART_ISR_PE_Msk   (0x1UL << USART_ISR_PE_Pos)

0x00000001

◆ USART_ISR_PE_Pos

#define USART_ISR_PE_Pos   (0U)

◆ USART_ISR_REACK

#define USART_ISR_REACK   USART_ISR_REACK_Msk

Receive Enable Acknowledge Flag

◆ USART_ISR_REACK_Msk

#define USART_ISR_REACK_Msk   (0x1UL << USART_ISR_REACK_Pos)

0x00400000

◆ USART_ISR_REACK_Pos

#define USART_ISR_REACK_Pos   (22U)

◆ USART_ISR_RTOF

#define USART_ISR_RTOF   USART_ISR_RTOF_Msk

Receiver Time Out

◆ USART_ISR_RTOF_Msk

#define USART_ISR_RTOF_Msk   (0x1UL << USART_ISR_RTOF_Pos)

0x00000800

◆ USART_ISR_RTOF_Pos

#define USART_ISR_RTOF_Pos   (11U)

◆ USART_ISR_RWU

#define USART_ISR_RWU   USART_ISR_RWU_Msk

Receive Wake Up from mute mode Flag

◆ USART_ISR_RWU_Msk

#define USART_ISR_RWU_Msk   (0x1UL << USART_ISR_RWU_Pos)

0x00080000

◆ USART_ISR_RWU_Pos

#define USART_ISR_RWU_Pos   (19U)

◆ USART_ISR_RXNE

#define USART_ISR_RXNE   USART_ISR_RXNE_Msk

Read Data Register Not Empty

◆ USART_ISR_RXNE_Msk

#define USART_ISR_RXNE_Msk   (0x1UL << USART_ISR_RXNE_Pos)

0x00000020

◆ USART_ISR_RXNE_Pos

#define USART_ISR_RXNE_Pos   (5U)

◆ USART_ISR_SBKF

#define USART_ISR_SBKF   USART_ISR_SBKF_Msk

Send Break Flag

◆ USART_ISR_SBKF_Msk

#define USART_ISR_SBKF_Msk   (0x1UL << USART_ISR_SBKF_Pos)

0x00040000

◆ USART_ISR_SBKF_Pos

#define USART_ISR_SBKF_Pos   (18U)

◆ USART_ISR_TC

#define USART_ISR_TC   USART_ISR_TC_Msk

Transmission Complete

◆ USART_ISR_TC_Msk

#define USART_ISR_TC_Msk   (0x1UL << USART_ISR_TC_Pos)

0x00000040

◆ USART_ISR_TC_Pos

#define USART_ISR_TC_Pos   (6U)

◆ USART_ISR_TEACK

#define USART_ISR_TEACK   USART_ISR_TEACK_Msk

Transmit Enable Acknowledge Flag

◆ USART_ISR_TEACK_Msk

#define USART_ISR_TEACK_Msk   (0x1UL << USART_ISR_TEACK_Pos)

0x00200000

◆ USART_ISR_TEACK_Pos

#define USART_ISR_TEACK_Pos   (21U)

◆ USART_ISR_TXE

#define USART_ISR_TXE   USART_ISR_TXE_Msk

Transmit Data Register Empty

◆ USART_ISR_TXE_Msk

#define USART_ISR_TXE_Msk   (0x1UL << USART_ISR_TXE_Pos)

0x00000080

◆ USART_ISR_TXE_Pos

#define USART_ISR_TXE_Pos   (7U)

◆ USART_ISR_WUF

#define USART_ISR_WUF   USART_ISR_WUF_Msk

Wake Up from stop mode Flag

◆ USART_ISR_WUF_Msk

#define USART_ISR_WUF_Msk   (0x1UL << USART_ISR_WUF_Pos)

0x00100000

◆ USART_ISR_WUF_Pos

#define USART_ISR_WUF_Pos   (20U)

◆ USART_RDR_RDR

#define USART_RDR_RDR   USART_RDR_RDR_Msk

RDR[8:0] bits (Receive Data value)

◆ USART_RDR_RDR_Msk

#define USART_RDR_RDR_Msk   (0x1FFUL << USART_RDR_RDR_Pos)

0x000001FF

◆ USART_RDR_RDR_Pos

#define USART_RDR_RDR_Pos   (0U)

◆ USART_RQR_ABRRQ

#define USART_RQR_ABRRQ   USART_RQR_ABRRQ_Msk

Auto-Baud Rate Request

◆ USART_RQR_ABRRQ_Msk

#define USART_RQR_ABRRQ_Msk   (0x1UL << USART_RQR_ABRRQ_Pos)

0x00000001

◆ USART_RQR_ABRRQ_Pos

#define USART_RQR_ABRRQ_Pos   (0U)

◆ USART_RQR_MMRQ

#define USART_RQR_MMRQ   USART_RQR_MMRQ_Msk

Mute Mode Request

◆ USART_RQR_MMRQ_Msk

#define USART_RQR_MMRQ_Msk   (0x1UL << USART_RQR_MMRQ_Pos)

0x00000004

◆ USART_RQR_MMRQ_Pos

#define USART_RQR_MMRQ_Pos   (2U)

◆ USART_RQR_RXFRQ

#define USART_RQR_RXFRQ   USART_RQR_RXFRQ_Msk

Receive Data flush Request

◆ USART_RQR_RXFRQ_Msk

#define USART_RQR_RXFRQ_Msk   (0x1UL << USART_RQR_RXFRQ_Pos)

0x00000008

◆ USART_RQR_RXFRQ_Pos

#define USART_RQR_RXFRQ_Pos   (3U)

◆ USART_RQR_SBKRQ

#define USART_RQR_SBKRQ   USART_RQR_SBKRQ_Msk

Send Break Request

◆ USART_RQR_SBKRQ_Msk

#define USART_RQR_SBKRQ_Msk   (0x1UL << USART_RQR_SBKRQ_Pos)

0x00000002

◆ USART_RQR_SBKRQ_Pos

#define USART_RQR_SBKRQ_Pos   (1U)

◆ USART_RQR_TXFRQ

#define USART_RQR_TXFRQ   USART_RQR_TXFRQ_Msk

Transmit data flush Request

◆ USART_RQR_TXFRQ_Msk

#define USART_RQR_TXFRQ_Msk   (0x1UL << USART_RQR_TXFRQ_Pos)

0x00000010

◆ USART_RQR_TXFRQ_Pos

#define USART_RQR_TXFRQ_Pos   (4U)

◆ USART_RTOR_BLEN

#define USART_RTOR_BLEN   USART_RTOR_BLEN_Msk

Block Length

◆ USART_RTOR_BLEN_Msk

#define USART_RTOR_BLEN_Msk   (0xFFUL << USART_RTOR_BLEN_Pos)

0xFF000000

◆ USART_RTOR_BLEN_Pos

#define USART_RTOR_BLEN_Pos   (24U)

◆ USART_RTOR_RTO

#define USART_RTOR_RTO   USART_RTOR_RTO_Msk

Receiver Time Out Value

◆ USART_RTOR_RTO_Msk

#define USART_RTOR_RTO_Msk   (0xFFFFFFUL << USART_RTOR_RTO_Pos)

0x00FFFFFF

◆ USART_RTOR_RTO_Pos

#define USART_RTOR_RTO_Pos   (0U)

◆ USART_TDR_TDR

#define USART_TDR_TDR   USART_TDR_TDR_Msk

TDR[8:0] bits (Transmit Data value)

◆ USART_TDR_TDR_Msk

#define USART_TDR_TDR_Msk   (0x1FFUL << USART_TDR_TDR_Pos)

0x000001FF

◆ USART_TDR_TDR_Pos

#define USART_TDR_TDR_Pos   (0U)

◆ USB_BASE

#define USB_BASE   (0x40005C00U)

USB_IP Peripheral Registers base address

◆ USB_BCDR

#define USB_BCDR   (USB_BASE + 0x58)

Battery Charging detector register

◆ USB_BCDR_BCDEN

#define USB_BCDR_BCDEN   ((uint16_t)0x0001U)

Battery charging detector (BCD) enable

◆ USB_BCDR_DCDEN

#define USB_BCDR_DCDEN   ((uint16_t)0x0002U)

Data contact detection (DCD) mode enable

◆ USB_BCDR_DCDET

#define USB_BCDR_DCDET   ((uint16_t)0x0010U)

Data contact detection (DCD) status

◆ USB_BCDR_DPPU

#define USB_BCDR_DPPU   ((uint16_t)0x8000U)

DP Pull-up Enable

◆ USB_BCDR_PDEN

#define USB_BCDR_PDEN   ((uint16_t)0x0004U)

Primary detection (PD) mode enable

◆ USB_BCDR_PDET

#define USB_BCDR_PDET   ((uint16_t)0x0020U)

Primary detection (PD) status

◆ USB_BCDR_PS2DET

#define USB_BCDR_PS2DET   ((uint16_t)0x0080U)

PS2 port or proprietary charger detected

◆ USB_BCDR_SDEN

#define USB_BCDR_SDEN   ((uint16_t)0x0008U)

Secondary detection (SD) mode enable

◆ USB_BCDR_SDET

#define USB_BCDR_SDET   ((uint16_t)0x0040U)

Secondary detection (SD) status

◆ USB_BTABLE

#define USB_BTABLE   (USB_BASE + 0x50)

Buffer Table address register

◆ USB_CLR_CTR

#define USB_CLR_CTR   (~USB_ISTR_CTR)

clear Correct TRansfer bit

◆ USB_CLR_ERR

#define USB_CLR_ERR   (~USB_ISTR_ERR)

clear ERRor bit

◆ USB_CLR_ESOF

#define USB_CLR_ESOF   (~USB_ISTR_ESOF)

clear Expected Start Of Frame bit

◆ USB_CLR_L1REQ

#define USB_CLR_L1REQ   (~USB_ISTR_L1REQ)

clear LPM L1 bit

◆ USB_CLR_PMAOVR

#define USB_CLR_PMAOVR   (~USB_ISTR_PMAOVR)

clear DMA OVeR/underrun bit

◆ USB_CLR_RESET

#define USB_CLR_RESET   (~USB_ISTR_RESET)

clear RESET bit

◆ USB_CLR_SOF

#define USB_CLR_SOF   (~USB_ISTR_SOF)

clear Start Of Frame bit

◆ USB_CLR_SUSP

#define USB_CLR_SUSP   (~USB_ISTR_SUSP)

clear SUSPend bit

◆ USB_CLR_WKUP

#define USB_CLR_WKUP   (~USB_ISTR_WKUP)

clear WaKe UP bit

◆ USB_CNTR

#define USB_CNTR   (USB_BASE + 0x40)

Control register

◆ USB_CNTR_CTRM

#define USB_CNTR_CTRM   ((uint16_t)0x8000U)

Correct TRansfer Mask

◆ USB_CNTR_ERRM

#define USB_CNTR_ERRM   ((uint16_t)0x2000U)

ERRor Mask

◆ USB_CNTR_ESOFM

#define USB_CNTR_ESOFM   ((uint16_t)0x0100U)

Expected Start Of Frame Mask

◆ USB_CNTR_FRES

#define USB_CNTR_FRES   ((uint16_t)0x0001U)

Force USB RESet

◆ USB_CNTR_FSUSP

#define USB_CNTR_FSUSP   ((uint16_t)0x0008U)

Force SUSPend

◆ USB_CNTR_L1REQM

#define USB_CNTR_L1REQM   ((uint16_t)0x0080U)

LPM L1 state request interrupt mask

◆ USB_CNTR_L1RESUME

#define USB_CNTR_L1RESUME   ((uint16_t)0x0020U)

LPM L1 Resume request

◆ USB_CNTR_LPMODE

#define USB_CNTR_LPMODE   ((uint16_t)0x0004U)

Low-power MODE

◆ USB_CNTR_PDWN

#define USB_CNTR_PDWN   ((uint16_t)0x0002U)

Power DoWN

◆ USB_CNTR_PMAOVRM

#define USB_CNTR_PMAOVRM   ((uint16_t)0x4000U)

DMA OVeR/underrun Mask

◆ USB_CNTR_RESETM

#define USB_CNTR_RESETM   ((uint16_t)0x0400U)

RESET Mask

◆ USB_CNTR_RESUME

#define USB_CNTR_RESUME   ((uint16_t)0x0010U)

RESUME request

◆ USB_CNTR_SOFM

#define USB_CNTR_SOFM   ((uint16_t)0x0200U)

Start Of Frame Mask

◆ USB_CNTR_SUSPM

#define USB_CNTR_SUSPM   ((uint16_t)0x0800U)

SUSPend Mask

◆ USB_CNTR_WKUPM

#define USB_CNTR_WKUPM   ((uint16_t)0x1000U)

WaKe UP Mask

◆ USB_DADDR

#define USB_DADDR   (USB_BASE + 0x4C)

Device address register

◆ USB_DADDR_ADD

#define USB_DADDR_ADD   ((uint8_t)0x7FU)

USB device address

◆ USB_DADDR_EF

#define USB_DADDR_EF   ((uint8_t)0x80U)

USB device address Enable Function

◆ USB_EP0R

#define USB_EP0R   USB_BASE

endpoint 0 register address

◆ USB_EP1R

#define USB_EP1R   (USB_BASE + 0x04)

endpoint 1 register address

◆ USB_EP2R

#define USB_EP2R   (USB_BASE + 0x08)

endpoint 2 register address

◆ USB_EP3R

#define USB_EP3R   (USB_BASE + 0x0C)

endpoint 3 register address

◆ USB_EP4R

#define USB_EP4R   (USB_BASE + 0x10)

endpoint 4 register address

◆ USB_EP5R

#define USB_EP5R   (USB_BASE + 0x14)

endpoint 5 register address

◆ USB_EP6R

#define USB_EP6R   (USB_BASE + 0x18)

endpoint 6 register address

◆ USB_EP7R

#define USB_EP7R   (USB_BASE + 0x1C)

endpoint 7 register address

◆ USB_EP_BULK

#define USB_EP_BULK   ((uint16_t)0x0000U)

EndPoint BULK

◆ USB_EP_CONTROL

#define USB_EP_CONTROL   ((uint16_t)0x0200U)

EndPoint CONTROL

◆ USB_EP_CTR_RX

#define USB_EP_CTR_RX   ((uint16_t)0x8000U)

EndPoint Correct TRansfer RX

◆ USB_EP_CTR_TX

#define USB_EP_CTR_TX   ((uint16_t)0x0080U)

EndPoint Correct TRansfer TX

◆ USB_EP_DTOG_RX

#define USB_EP_DTOG_RX   ((uint16_t)0x4000U)

EndPoint Data TOGGLE RX

◆ USB_EP_DTOG_TX

#define USB_EP_DTOG_TX   ((uint16_t)0x0040U)

EndPoint Data TOGGLE TX

◆ USB_EP_INTERRUPT

#define USB_EP_INTERRUPT   ((uint16_t)0x0600U)

EndPoint INTERRUPT

◆ USB_EP_ISOCHRONOUS

#define USB_EP_ISOCHRONOUS   ((uint16_t)0x0400U)

EndPoint ISOCHRONOUS

◆ USB_EP_KIND

#define USB_EP_KIND   ((uint16_t)0x0100U)

EndPoint KIND

◆ USB_EP_RX_DIS

#define USB_EP_RX_DIS   ((uint16_t)0x0000U)

EndPoint RX DISabled

◆ USB_EP_RX_NAK

#define USB_EP_RX_NAK   ((uint16_t)0x2000U)

EndPoint RX NAKed

◆ USB_EP_RX_STALL

#define USB_EP_RX_STALL   ((uint16_t)0x1000U)

EndPoint RX STALLed

◆ USB_EP_RX_VALID

#define USB_EP_RX_VALID   ((uint16_t)0x3000U)

EndPoint RX VALID

◆ USB_EP_SETUP

#define USB_EP_SETUP   ((uint16_t)0x0800U)

EndPoint SETUP

◆ USB_EP_T_FIELD

#define USB_EP_T_FIELD   ((uint16_t)0x0600U)

EndPoint TYPE

◆ USB_EP_T_MASK

#define USB_EP_T_MASK   ((uint16_t) ~USB_EP_T_FIELD & USB_EPREG_MASK)

◆ USB_EP_TX_DIS

#define USB_EP_TX_DIS   ((uint16_t)0x0000U)

EndPoint TX DISabled

◆ USB_EP_TX_NAK

#define USB_EP_TX_NAK   ((uint16_t)0x0020U)

EndPoint TX NAKed

◆ USB_EP_TX_STALL

#define USB_EP_TX_STALL   ((uint16_t)0x0010U)

EndPoint TX STALLed

◆ USB_EP_TX_VALID

#define USB_EP_TX_VALID   ((uint16_t)0x0030U)

EndPoint TX VALID

◆ USB_EP_TYPE_MASK

#define USB_EP_TYPE_MASK   ((uint16_t)0x0600U)

EndPoint TYPE Mask

◆ USB_EPADDR_FIELD

#define USB_EPADDR_FIELD   ((uint16_t)0x000FU)

EndPoint ADDRess FIELD

◆ USB_EPKIND_MASK

#define USB_EPKIND_MASK   ((uint16_t)~USB_EP_KIND & USB_EPREG_MASK)

EP_KIND EndPoint KIND STAT_TX[1:0] STATus for TX transfer

◆ USB_EPREG_MASK

#define USB_EPREG_MASK   (USB_EP_CTR_RX|USB_EP_SETUP|USB_EP_T_FIELD|USB_EP_KIND|USB_EP_CTR_TX|USB_EPADDR_FIELD)

EP_TYPE[1:0] EndPoint TYPE

◆ USB_EPRX_DTOG1

#define USB_EPRX_DTOG1   ((uint16_t)0x1000U)

EndPoint RX Data TOGgle bit1

◆ USB_EPRX_DTOG2

#define USB_EPRX_DTOG2   ((uint16_t)0x2000U)

EndPoint RX Data TOGgle bit1

◆ USB_EPRX_DTOGMASK

#define USB_EPRX_DTOGMASK   (USB_EPRX_STAT|USB_EPREG_MASK)

◆ USB_EPRX_STAT

#define USB_EPRX_STAT   ((uint16_t)0x3000U)

EndPoint RX STATus bit field

◆ USB_EPTX_DTOG1

#define USB_EPTX_DTOG1   ((uint16_t)0x0010U)

EndPoint TX Data TOGgle bit1

◆ USB_EPTX_DTOG2

#define USB_EPTX_DTOG2   ((uint16_t)0x0020U)

EndPoint TX Data TOGgle bit2

◆ USB_EPTX_DTOGMASK

#define USB_EPTX_DTOGMASK   (USB_EPTX_STAT|USB_EPREG_MASK)

STAT_RX[1:0] STATus for RX transfer

◆ USB_EPTX_STAT

#define USB_EPTX_STAT   ((uint16_t)0x0030U)

EndPoint TX STATus bit field

◆ USB_FNR

#define USB_FNR   (USB_BASE + 0x48)

Frame number register

◆ USB_FNR_FN

#define USB_FNR_FN   ((uint16_t)0x07FFU)

Frame Number

◆ USB_FNR_LCK

#define USB_FNR_LCK   ((uint16_t)0x2000U)

LoCKed

◆ USB_FNR_LSOF

#define USB_FNR_LSOF   ((uint16_t)0x1800U)

Lost SOF

◆ USB_FNR_RXDM

#define USB_FNR_RXDM   ((uint16_t)0x4000U)

status of D- data line

◆ USB_FNR_RXDP

#define USB_FNR_RXDP   ((uint16_t)0x8000U)

status of D+ data line

◆ USB_ISTR

#define USB_ISTR   (USB_BASE + 0x44)

Interrupt status register

◆ USB_ISTR_CTR

#define USB_ISTR_CTR   ((uint16_t)0x8000U)

Correct TRansfer (clear-only bit)

◆ USB_ISTR_DIR

#define USB_ISTR_DIR   ((uint16_t)0x0010U)

DIRection of transaction (read-only bit)

◆ USB_ISTR_EP_ID

#define USB_ISTR_EP_ID   ((uint16_t)0x000FU)

EndPoint IDentifier (read-only bit)

◆ USB_ISTR_ERR

#define USB_ISTR_ERR   ((uint16_t)0x2000U)

ERRor (clear-only bit)

◆ USB_ISTR_ESOF

#define USB_ISTR_ESOF   ((uint16_t)0x0100U)

Expected Start Of Frame (clear-only bit)

◆ USB_ISTR_L1REQ

#define USB_ISTR_L1REQ   ((uint16_t)0x0080U)

LPM L1 state request

◆ USB_ISTR_PMAOVR

#define USB_ISTR_PMAOVR   ((uint16_t)0x4000U)

DMA OVeR/underrun (clear-only bit)

◆ USB_ISTR_RESET

#define USB_ISTR_RESET   ((uint16_t)0x0400U)

RESET (clear-only bit)

◆ USB_ISTR_SOF

#define USB_ISTR_SOF   ((uint16_t)0x0200U)

Start Of Frame (clear-only bit)

◆ USB_ISTR_SUSP

#define USB_ISTR_SUSP   ((uint16_t)0x0800U)

SUSPend (clear-only bit)

◆ USB_ISTR_WKUP

#define USB_ISTR_WKUP   ((uint16_t)0x1000U)

WaKe UP (clear-only bit)

◆ USB_LPMCSR

#define USB_LPMCSR   (USB_BASE + 0x54)

LPM Control and Status register

◆ USB_LPMCSR_BESL

#define USB_LPMCSR_BESL   ((uint16_t)0x00F0U)

BESL value received with last ACKed LPM Token

◆ USB_LPMCSR_LMPEN

#define USB_LPMCSR_LMPEN   ((uint16_t)0x0001U)

LPM support enable

◆ USB_LPMCSR_LPMACK

#define USB_LPMCSR_LPMACK   ((uint16_t)0x0002U)

LPM Token acknowledge enable

◆ USB_LPMCSR_REMWAKE

#define USB_LPMCSR_REMWAKE   ((uint16_t)0x0008U)

bRemoteWake value received with last ACKed LPM Token

◆ USB_PMAADDR

#define USB_PMAADDR   USB_PMAADDR_Msk

USB_IP Packet Memory Area base address

◆ USB_PMAADDR_Msk

#define USB_PMAADDR_Msk   (0x20003UL << USB_PMAADDR_Pos)

0x40006000

◆ USB_PMAADDR_Pos

#define USB_PMAADDR_Pos   (13U)

◆ WWDG_CFR_EWI

#define WWDG_CFR_EWI   WWDG_CFR_EWI_Msk

Early Wakeup Interrupt

◆ WWDG_CFR_EWI_Msk

#define WWDG_CFR_EWI_Msk   (0x1UL << WWDG_CFR_EWI_Pos)

0x00000200

◆ WWDG_CFR_EWI_Pos

#define WWDG_CFR_EWI_Pos   (9U)

◆ WWDG_CFR_W

#define WWDG_CFR_W   WWDG_CFR_W_Msk

W[6:0] bits (7-bit window value)

◆ WWDG_CFR_W0

#define WWDG_CFR_W0   WWDG_CFR_W_0

◆ WWDG_CFR_W1

#define WWDG_CFR_W1   WWDG_CFR_W_1

◆ WWDG_CFR_W2

#define WWDG_CFR_W2   WWDG_CFR_W_2

◆ WWDG_CFR_W3

#define WWDG_CFR_W3   WWDG_CFR_W_3

◆ WWDG_CFR_W4

#define WWDG_CFR_W4   WWDG_CFR_W_4

◆ WWDG_CFR_W5

#define WWDG_CFR_W5   WWDG_CFR_W_5

◆ WWDG_CFR_W6

#define WWDG_CFR_W6   WWDG_CFR_W_6

◆ WWDG_CFR_W_0

#define WWDG_CFR_W_0   (0x01UL << WWDG_CFR_W_Pos)

0x00000001

◆ WWDG_CFR_W_1

#define WWDG_CFR_W_1   (0x02UL << WWDG_CFR_W_Pos)

0x00000002

◆ WWDG_CFR_W_2

#define WWDG_CFR_W_2   (0x04UL << WWDG_CFR_W_Pos)

0x00000004

◆ WWDG_CFR_W_3

#define WWDG_CFR_W_3   (0x08UL << WWDG_CFR_W_Pos)

0x00000008

◆ WWDG_CFR_W_4

#define WWDG_CFR_W_4   (0x10UL << WWDG_CFR_W_Pos)

0x00000010

◆ WWDG_CFR_W_5

#define WWDG_CFR_W_5   (0x20UL << WWDG_CFR_W_Pos)

0x00000020

◆ WWDG_CFR_W_6

#define WWDG_CFR_W_6   (0x40UL << WWDG_CFR_W_Pos)

0x00000040

◆ WWDG_CFR_W_Msk

#define WWDG_CFR_W_Msk   (0x7FUL << WWDG_CFR_W_Pos)

0x0000007F

◆ WWDG_CFR_W_Pos

#define WWDG_CFR_W_Pos   (0U)

◆ WWDG_CFR_WDGTB

#define WWDG_CFR_WDGTB   WWDG_CFR_WDGTB_Msk

WDGTB[1:0] bits (Timer Base)

◆ WWDG_CFR_WDGTB0

#define WWDG_CFR_WDGTB0   WWDG_CFR_WDGTB_0

◆ WWDG_CFR_WDGTB1

#define WWDG_CFR_WDGTB1   WWDG_CFR_WDGTB_1

◆ WWDG_CFR_WDGTB_0

#define WWDG_CFR_WDGTB_0   (0x1UL << WWDG_CFR_WDGTB_Pos)

0x00000080

◆ WWDG_CFR_WDGTB_1

#define WWDG_CFR_WDGTB_1   (0x2UL << WWDG_CFR_WDGTB_Pos)

0x00000100

◆ WWDG_CFR_WDGTB_Msk

#define WWDG_CFR_WDGTB_Msk   (0x3UL << WWDG_CFR_WDGTB_Pos)

0x00000180

◆ WWDG_CFR_WDGTB_Pos

#define WWDG_CFR_WDGTB_Pos   (7U)

◆ WWDG_CR_T

#define WWDG_CR_T   WWDG_CR_T_Msk

T[6:0] bits (7-Bit counter (MSB to LSB))

◆ WWDG_CR_T0

#define WWDG_CR_T0   WWDG_CR_T_0

◆ WWDG_CR_T1

#define WWDG_CR_T1   WWDG_CR_T_1

◆ WWDG_CR_T2

#define WWDG_CR_T2   WWDG_CR_T_2

◆ WWDG_CR_T3

#define WWDG_CR_T3   WWDG_CR_T_3

◆ WWDG_CR_T4

#define WWDG_CR_T4   WWDG_CR_T_4

◆ WWDG_CR_T5

#define WWDG_CR_T5   WWDG_CR_T_5

◆ WWDG_CR_T6

#define WWDG_CR_T6   WWDG_CR_T_6

◆ WWDG_CR_T_0

#define WWDG_CR_T_0   (0x01UL << WWDG_CR_T_Pos)

0x00000001

◆ WWDG_CR_T_1

#define WWDG_CR_T_1   (0x02UL << WWDG_CR_T_Pos)

0x00000002

◆ WWDG_CR_T_2

#define WWDG_CR_T_2   (0x04UL << WWDG_CR_T_Pos)

0x00000004

◆ WWDG_CR_T_3

#define WWDG_CR_T_3   (0x08UL << WWDG_CR_T_Pos)

0x00000008

◆ WWDG_CR_T_4

#define WWDG_CR_T_4   (0x10UL << WWDG_CR_T_Pos)

0x00000010

◆ WWDG_CR_T_5

#define WWDG_CR_T_5   (0x20UL << WWDG_CR_T_Pos)

0x00000020

◆ WWDG_CR_T_6

#define WWDG_CR_T_6   (0x40UL << WWDG_CR_T_Pos)

0x00000040

◆ WWDG_CR_T_Msk

#define WWDG_CR_T_Msk   (0x7FUL << WWDG_CR_T_Pos)

0x0000007F

◆ WWDG_CR_T_Pos

#define WWDG_CR_T_Pos   (0U)

◆ WWDG_CR_WDGA

#define WWDG_CR_WDGA   WWDG_CR_WDGA_Msk

Activation bit

◆ WWDG_CR_WDGA_Msk

#define WWDG_CR_WDGA_Msk   (0x1UL << WWDG_CR_WDGA_Pos)

0x00000080

◆ WWDG_CR_WDGA_Pos

#define WWDG_CR_WDGA_Pos   (7U)

◆ WWDG_SR_EWIF

#define WWDG_SR_EWIF   WWDG_SR_EWIF_Msk

Early Wakeup Interrupt Flag

◆ WWDG_SR_EWIF_Msk

#define WWDG_SR_EWIF_Msk   (0x1UL << WWDG_SR_EWIF_Pos)

0x00000001

◆ WWDG_SR_EWIF_Pos

#define WWDG_SR_EWIF_Pos   (0U)
Generated by doxygen 1.9.6